TC500/A/510/514 Precision Analog Front Ends with Dual Slope ADC Features: General Description: • Precision (up to 17 bits) A/D Converter “Front TheTC500/A/510/514 family are precision analog front End” ends that implement dual slope A/D converters having • 3-Pin Control Interface to Microprocessor a maximum resolution of 17 bits plus sign. As a minimum, each device contains the integrator, zero • Flexible: User Can Trade-off Conversion Speed crossing comparator and processor interface logic. The for Resolution TC500 is the base (16-bit max) device and requires • Single-Supply Operation (TC510/TC514) both positive and negative power supplies. The • 4 Input, Differential Analog MUX (TC514) TC500A is identical to the TC500 with the exception • Automatic Input Voltage Polarity Detection that it has improved linearity, allowing it to operate to a • Low Power Dissipation: maximum resolution of 17 bits. The TC510 adds an on- board negative power supply converter for single- - (TC500/TC500A): 10mW supply operation. The TC514 adds both a negative - (TC510/TC514): 18mW power supply converter and a 4-input differential • Wide Analog Input Range: analog multiplexer. - ±4.2V (TC500A/TC510) Each device has the same processor control interface • Directly Accepts Bipolar and Differential consisting of 3 wires: control inputs (A and B) and zero- Input Signals crossing comparator output (CMPTR). The processor manipulates A, B to sequence the TC5XX through four Applications: phases of conversion: auto-zero, integrate, de- integrate and integrator zero. During the auto-zero • Precision Analog Signal Processor phase, offset voltages in the TC5XX are corrected by a • Precision Sensor Interface closed loop feedback mechanism. The input voltage is • High Accuracy DC Measurements applied to the integrator during the integrate phase. This causes an integrator output dv/dt directly proportional to the magnitude of the input voltage. The higher the input voltage, the greater the magnitude of the voltage stored on the integrator during this phase. At the start of the de-integrate phase, an external voltage reference is applied to the integrator and, at the same time, the external host processor starts its on- board timer. The processor maintains this state until a transition occurs on the CMPTR output, at which time the processor halts its timer. The resulting timer count is the converted analog data. Integrator zero (the final phase of conversion) removes any residue remaining in the integrator in preparation for the next conversion. The TC500/A/510/514 offer high resolution (up to 17bits), superior 50/60Hz noise rejection, low-power operation, minimum I/O connections, low input bias currents and lower cost compared to other converter technologies having similar conversion speeds. © 2008 Microchip Technology Inc. DS21428E-page 1

TC500/A/510/514 Package Types 16-Pin PDIP/SOIC/CERDIP 28-Pin PDIP/SOIC CINT 1 16 VDD VOUT– 1 28 CAP– VSS 2 15 DGND CINT 2 27 DGND CAZ 3 14 CMPTR OUT CAZ 3 26 CAP+ BUF 4 TC500/ 13 B BUF 4 25 VDD TC500A ACOM 5 12 A ACOM 5 24 OSC CREF– 6 11 VIN+ CREF– 6 23 CMPTR OUT CREF+ 7 10 VIN– CREF+ 7 22 A TC514 VREF− 8 9 VREF+ VREF– 8 21 B VREF+ 9 20 A0 24-Pin PDIP/SOIC CH4– 10 19 A1 VOUT– 1 24 CAP– CH3– 11 18 CH1+ CINT 2 23 DGND CH2– 12 17 CH2+ CAZ 3 22 CAP+ CH1– 13 16 CH3+ BUF 4 21 VDD N/C 14 15 CH4+ ACOM 5 20 OSC CREF– 6 19 CMPTR OUT TC510 CREF+ 7 18 A VREF– 8 17 B VREF+ 9 16 VIN+ N/C 10 15 VIN– N/C 11 14 N/C N/C 12 13 N/C Typical Application Control Logic CREF RINT CINT A0 B0 ZCeornov Ienrtteegr rSaatoter Output 0 1 Auto-Zero A0 A1 CREF+ VREF+ VREF- CREF- BCUAFZ CAZ CINT 11 01 DSieg-ninatle Ignrtaetgerate CH1+ SWR SWR Buffer Integrator TTCC550000A CCHH23++ MDUIFX. SWI -+ C+MPTR 1 CMPTR 2TTCC551104 CCHH41+- (TC514) SWRI- SWRI- + + LSehvieftl COMutPpuTtR CH2- CCHH34-- SWZ SWIZSWZ SWRI+ SWRI- Polarity ACOM Detection SWI SW1 Analog Phase Switch Decoding DGND Control Logic VSS DCCo-nTvOer-tDeCr Signals OSC (TC510 & TC514) VOUT- CAP- CAP+ 1.0μF VSS A B COUT- 1.0μF (TC500 Control Logic TC500A) DS21428E-page 2 © 2008 Microchip Technology Inc.

TC500/A/510/514 1.0 ELECTRICAL † Notice: Stresses above those listed under “Absolute CHARACTERISTICS Maximum Ratings” may cause permanent damage to the device. These are stress ratings only and functional operation of the device at these or any other conditions Absolute Maximum Ratings† above those indicated in the operation sections of the specifications is not implied. Exposure to Absolute TC510/TC514 Positive Supply Voltage Maximum Rating conditions for extended periods may (V to GND).........................................+10.5V DD affect device reliability. TC500/TC500A Supply Voltage (V to V )..............................................+18V DD SS TC500/TC500A Positive Supply Voltage (V to GND)............................................+12V DD TC500/TC500A Negative Supply Voltage (V to GND)................................................-8V SS Analog Input Voltage (V + or V -)............V to V IN IN DD SS Logic Input Voltage...............V +0.3V to GND - 0.3V DD Voltage on OSC: ........................... -0.3V to (V +0.3V) for V < 5.5V DD DD Ambient Operating Temperature Range: ................................................................0°C to +70°C Storage Temperature Range:.............-65°C to +150°C DC CHARACTERISTICS Electrical Specifications: Unless otherwise specified, TC510/TC514: V = +5V, TC500/TC500A: V = ±5V. DD SS CAZ = CREF = 0.47μF. T = +25°C T = 0°C to 70°C A A Parameters Sym Units Conditions Min. Typ. Max. Min. Typ. Max. Analog Resolution 60 — — — — — μV Note1 Zero-scale Error with ZSE — — 0.005 — 0.005 0.012 % F.S. TC500/TC510/TC514 Auto-zero Phase — — 0.003 — 0.003 0.009 TC500A End Point Linearity ENL — 0.005 0.015 — 0.015 0.060 % F.S. TC500/TC510/TC514 — — 0.010 — 0.010 0.045 % F.S. Note1, Note2, TC500A Best-Case Straight NL — 0.003 0.008 — — — % F.S. TC500/TC510/TC514, Line Linearity Note1, Note2 — — 0.005 — — — % F.S. TC500A Zero-scale Temp. ZSTC — — — — 1 2 μV/°C Over Operating Coefficient Temperature Range Full-scale Symmetry SYE — 0.01 — — 0.03 — % F.S. Note1 Error (Rollover Error) Full-scale FS — — — — 10 — ppm/°C Over Operating TC Temperature Temperature Range; Coefficient External Reference TC = 0 ppm/°C Input Current I — 6 — — — — pA V = 0V IN IN Common Mode V V + 1.5 — V – 1.5 V + 1.5 — V – 1.5 V CMR SS DD SS DD Voltage Range Integrator Output V + 0.9 — V – 0.9 V + 0.9 — V + 0.9 V SS DD SS SS Swing Analog Input Signal V + 1.5 — V – 1.5 V + 1.5 — V + 1.5 V ACOM = GND = 0V SS DD SS SS Range Note 1: Integrate time ≥ 66ms, auto-zero time ≥ 66ms, V (peak) ≈ 4V. INT 2: End point linearity at ±1/4, ±1/2, ±3/4 F.S. after full-scale adjustment. 3: Rollover error is related to C , C , C characteristics. INT REF AZ © 2008 Microchip Technology Inc. DS21428E-page 3

TC500/A/510/514 DC CHARACTERISTICS (CONTINUED) Electrical Specifications: Unless otherwise specified, TC510/TC514: V = +5V, TC500/TC500A: V = ±5V. DD SS CAZ = CREF = 0.47μF. T = +25°C T = 0°C to 70°C A A Parameters Sym Units Conditions Min. Typ. Max. Min. Typ. Max. Voltage Reference V V +1 — V – 1 V +1 — V – 1 V V - V + REF SS DD SS DD REF REF Range Digital Comparator Logic 1, VOH 4 — — 4 — — V ISOURCE = 400μA Output High Comparator Logic 0, VOL — — 0.4 — — 0.4 V ISINK = 2.1mA Output Low Logic 1, Input High VIH 3.5 — — 3.5 — — V Voltage Logic 0, Input Low VIL — — 1 — — 1 V Voltage Logic Input Current IL — — — — 0.3 μA Logic ‘1’ or ‘0’ Comparator Delay tD — 2 — — 3 — μs Multiplexer (TC514 Only) Maximum Input -2.5 — 2.5 -2.5 — 2.5 V V = 5V DD Voltage Drain/Source ON R — 6 10 — — — kΩ V = 5V DSON DD Resistance Power (TC510/TC514 Only) Supply Current I — 1.8 2.4 — — 3.5 mA V = 5V, A = 1, B = 1 S DD Power Dissipation P — 18 — — — — mW V = 5V D DD Positive Supply V 4.5 — 5.5 4.5 — 5.5 V DD Operating Voltage Range Operating Source R — 60 85 — — 100 Ω I = 10mA OUT OUT Resistance Oscillator Frequency — 100 — — — — kHz Note1 Maximum Current I — — -10 — — -10 mA V = 5V OUT DD Out Power (TC500/TC500A Only) Supply Current I — 1 1.5 — — 2.5 mA V = ±5V, A = B = 1 S S Power Dissipation P — 10 — — — — mW V = 5V, V = -5V D DD SS Positive Supply V 4.5 — 7.5 4.5 — 7.5 V DD Operating Range Negative Supply V -4.5 — -7.5 - 4.5 — -7.5 V SS Operating Range Note 1: Integrate time ≥ 66ms, auto-zero time ≥ 66ms, V (peak) ≈ 4V. INT 2: End point linearity at ±1/4, ±1/2, ±3/4 F.S. after full-scale adjustment. 3: Rollover error is related to C , C , C characteristics. INT REF AZ DS21428E-page 4 © 2008 Microchip Technology Inc.

TC500/A/510/514 2.0 TYPICAL PERFORMANCE CURVES Note: The graphs and tables provided following this note are a statistical summary based on a limited number of samples and are provided for informational purposes only. The performance characteristics listed herein are not tested or guaranteed. In some graphs or tables, the data presented may be outside the specified operating range (e.g., outside specified power supply range) and therefore outside the warranted range. 5 -0 4 TVA+ == +52V5°C -1 TA = +25°C 3 Output Voltage (V)---321012 Slope 60Ω Output Voltage (V)-----56324 -7 -4 -5 -8 0 10 20 30 40 50 60 70 80 0 2 4 6 8 10 12 14 16 18 20 Load Current (mA) Output Current (mA) FIGURE 2-1: Output Voltage vs. Load FIGURE 2-4: Output Voltage vs. Output Current. Current. 200 100 mV PK-PK) 111257505 VO+s c=. F5rVe,q T. A= =1 0+02 5kC°HACzP = 1 µF Ωsistance () 8900 VIO+U =T 5=V 10 mA ple ( 100 e Re 70 p c Ri 75 CAP = 10 µF ur 60 ut So Outp 2550 utput 50 O 0 40 0 1 2 3 4 5 6 7 8 9 10 -50 -25 0 25 50 75 100 Load Current (mA) Temperature (°C) FIGURE 2-2: Output Ripple vs. Load FIGURE 2-5: Output Source Resistance Current. vs. Temperature. 100 150 V+ = 5V TA = +25°C Hz) V+ = 5V Hz) ncy (k ncy (k 125 e e qu 10 qu 100 e e Fr Fr or or Oscillat Oscillat 75 1 50 1 10 100 1000 -50 -25 0 25 50 75 100 125 Oscillator Capacitance (pF) Temperature (°C) FIGURE 2-3: Oscillator Frequency vs. FIGURE 2-6: Oscillator Frequency vs. Capacitance. Temperature. © 2008 Microchip Technology Inc. DS21428E-page 5

TC500/A/510/514 NOTES: DS21428E-page 6 © 2008 Microchip Technology Inc.

TC500/A/510/514 3.0 PIN DESCRIPTIONS The descriptions of the pins are listed in Table3-1. TABLE 3-1: PIN FUNCTION TABLE TC500, TC510 TC514 Symbol Function TC500A CERDIP, PDIP, SOIC PDIP, SOIC PDIP, SOIC 1 2 2 C Integrator output. Integrator capacitor connection. INT 2 Not Used Not Used V Negative power supply input (TC500/TC500A only). SS 3 3 3 C Auto-zero input. The auto-zero capacitor connection. AZ 4 4 4 BUF Buffer output. The Integrator capacitor connection. 5 5 5 ACOM This pin is grounded in most applications. It is recommended that ACOM and the input common pin (Ve - orCH -) be within the analog n n Common Mode Range (CMR). 6 6 6 C - Input. Negative reference capacitor connection. REF 7 7 7 C + Input. Positive reference capacitor connection. REF 8 8 8 V - Input. External voltage reference (-) connection. REF 9 9 9 V + Input. External voltage reference (+) connection. REF 10 15 Not Used V - Negative analog input. IN 11 16 Not Used V + Positive analog input. IN 12 18 22 A Input. Converter phase control MSB. (See input B.) 13 17 21 B Input. Converter phase control LSB. The states of A, B place the TC5XX in one of four required phases. A conversion is complete when all four phases have been executed: Phase control input pins: AB = 00: Integrator zero 01: Auto-zero 10: Integrate 11: De-integrate 14 19 23 CMPTR OUT Zero crossing comparator output. CMPTR is high during the integration phase when a positive input voltage is being integrated and is low when a negative input voltage is being integrated. A high- to-low transition on CMPTR signals the processor that the De- integrate phase is completed. CMPTR is undefined during the auto- zero phase. It should be monitored to time the integrator zero phase. 15 23 27 DGND Input. Digital ground. 16 21 25 V Input. Power supply positive connection. DD — 22 26 CAP+ Input. Negative power supply converter capacitor (+) connection. — 24 28 CAP- Input. Negative power supply converter capacitor (-) connection. — 1 1 V - Output. Negative power supply converter output and reservoir OUT capacitor connection. This output can be used to power other devices in the circuit requiring a negative bias voltage. — 20 24 OSC Oscillator control input. The negative power supply converter normally runs at a frequency of 100kHz. The converter oscillator frequency can be slowed down (to reduce quiescent current) by connecting an external capacitor between this pin and V (see DD Section2.0 “Typical Performance Curves”). — — 18 CH1+ Positive analog input pin. MUX channel 1. — — 13 CH1- Negative analog input pin. MUX channel 1. — — 17 CH2+ Positive analog input pin. MUX channel 2. — — 12 CH2- Negative analog input pin. MUX channel 2. — — 16 CH3+ Positive analog input pin. MUX channel 3. — — 11 CH3- Negative analog input pin. MUX channel 3. — — 15 CH4+ Positive analog input pin. MUX channel 4. — — 10 CH4- Negative analog input pin. MUX channel 4 — — 20 A0 Multiplexer input channel select input LSB (see A1). © 2008 Microchip Technology Inc. DS21428E-page 7

TC500/A/510/514 TABLE 3-1: PIN FUNCTION TABLE (CONTINUED) TC500, TC510 TC514 Symbol Function TC500A CERDIP, PDIP, SOIC PDIP, SOIC PDIP, SOIC — — 19 A1 Multiplexer input channel select input MSB. Phase control input pins: A1, A0 = 00 = Channel 1 01 = Channel 2 10 = Channel 3 11 = Channel 4 DS21428E-page 8 © 2008 Microchip Technology Inc.

TC500/A/510/514 4.0 DETAILED DESCRIPTION Integrating converters provide inherent noise rejection with at least a 20dB/decade attenuation rate. Interference signals with frequencies at integral 4.1 Dual Slope Conversion Principles multiples of the integration period are, theoretically, Actual data conversion is accomplished in two completely removed, since the average value of a sine phases: input signal integration and reference voltage wave of frequency (1/T) averaged over a period (T) is de-integration. zero. The integrator output is initialized to 0V prior to the start Integrating converters often establish the integration of integration. During integration, analog switch S period to reject 50/60 Hz line frequency interference 1 connects V to the integrator input where it is signals. The ability to reject such signals is shown by a IN maintained for a fixed time period (T ). The normal mode rejection plot (Figure4-1). Normal mode INT application of V causes the integrator output to depart rejection is limited in practice to 50 to 65dB, since the IN 0V at a rate determined by the magnitude of V and a line frequency can deviate by a few tenths of a percent IN direction determined by the polarity of V . The de- (Figure4-2). IN integration phase is initiated immediately at the expiration of TINT. 30 ) During de-integration, S1 connects a reference voltage B T = Measurment d Period (having a polarity opposite that of VIN) to the integrator n ( input. At the same time, an external precision timer is o cti20 started. The de-integration phase is maintained until e the comparator output changes state, indicating the ej R integrator has returned to its starting point of 0V. When e d this occurs, the precision timer is stopped. The de- o10 M integration time period (T ), as measured by the DEINT al precision timer, is directly proportional to the magnitude m of the applied input voltage (see Figure4-3). or N 0 A simple mathematical equation relates the input 0.1/T 1/T 10/T signal, reference voltage and integration time: Input Frequency FIGURE 4-1: Integrating Converter EQUATION 4-1: Normal Mode Rejection. -----------1-------------∫TINTV (T)DT = V----R----E---F---C----D----E---I--N----T- R C 0 IN R C INT INT INT INT 80 Where: ) B d 70 VREF = Reference Voltage n ( T = Signal Integration time (fixed) o t = 0.1 sec INT cit 60 tDEINT = Reference Voltage Integration time e (variable) ej R 50 e d For a constant VIN: o M 40 EQUATION 4-2: T ormal 30 NRoerjemcatiol Mnode = 20 LOG SIN 6600 pp tt ((11 –– DD 11 EE00 00 VV )) VIN = VREF----TD----IE-N--I--NT---T-- N 20 Dt E= VIn =te Dgreavtiioantio Pne frrioomd 60 Hz 0.01 0.1 1.0 The dual slope converter accuracy is unrelated to the Line Frequency Deviation from 60 Hz (%) integrating resistor and capacitor values as long as FIGURE 4-2: Line Frequency Deviation. they are stable during a measurement cycle. An inherent benefit is noise immunity. Input noise spikes are integrated (averaged to zero) during the integration periods. Integrating ADCs are immune to the large conversion errors that plague successive approximation converters in high noise environments. © 2008 Microchip Technology Inc. DS21428E-page 9

TC500/A/510/514 C INT TC510 R Integrator Analog INT – V Input (VIN) INT – Comparator CMPTR Out + + S 1 ± Phase Switch Driver Ref Control Control Voltage Polarity Control Logic A B V I/O ntegratorOutput VVIINN ≈≈ V1/R2E VFREF VSINUTPPLY ROMMicrocompTuimteerr I RAM Counter T T INT DEINT FIGURE 4-3: Basic Dual Slope Converter. DS21428E-page 10 © 2008 Microchip Technology Inc.

TC500/A/510/514 5.0 TC500/A/510/514 CONVERTER The internal analog switch status for each of these OPERATION phases is summarized in Table5-1. This table references the Typical Application. The TC500/A/510/514 incorporates an auto-zero and Integrator phase in addition to the input signal Integrate and reference De-integrate phases. The addition of these phases reduce system errors, calibration steps and shorten overrange recovery time. A typical measurement cycle uses all four phases in the following order: 1. Auto-zero. 2. Input signal integration. 3. Reference de-integration. 4. Integrator output zero. TABLE 5-1: INTERNAL ANALOG GATE STATUS Conversion Phase SW SW + SW - SW SW SW SW I R R Z R 1 IZ Auto-zero (A = 0, B = 1) — — — Closed Closed Closed — Input Signal Integration (A = 1, B = 0) Closed — — — — — — Reference Voltage De-integration * (A =1, B = 1) — Closed — — — Closed — Integrator Output Zero (A = 0, B = 0) — — — — Closed Closed Closed *Assumes a positive polarity input signal. SW– would be closed for a negative input signal. RI 5.1 Auto-zero Phase (AZ) 5.3 Reference Voltage De-integration Phase (D ) During this phase, errors due to buffer, integrator and INT comparator offset voltages are nulled out by charging The previously charged reference capacitor is CAZ (auto-zero capacitor) with a compensating error connected with the proper polarity to ramp the voltage. integrator output back to zero. An externally-provided, The external input signal is disconnected from the precision timer is used to measure the duration of this internal circuitry by opening the two SW switches. The phase. The resulting time measurement is proportional I internal input points connect to analog common. The to the magnitude of the applied input voltage. reference capacitor is charged to the reference voltage potential through SW . A feedback loop, closed around 5.4 Integrator Output Zero Phase (IZ) R the integrator and comparator, charges the capacitor This phase ensures the integrator output is at 0V when (C ) with a voltage to compensate for buffer amplifier, AZ the auto-zero phase is entered, and that only system integrator and comparator offset voltages. offset voltages are compensated. This phase is used at the end of the reference voltage de-integration phase 5.2 Analog Input Signal Integration and MUST be used for ALL TC5XX applications having Phase (INT) resolutions of 12-bits or more. If this phase is not used, the value of the auto-zero capacitor (C ) must be The TC5XX integrates the differential voltage between AZ about 2 to 3 times the value of the integration capacitor the V + and V – inputs. The differential voltage must IN IN (C ) to reduce the effects of charge sharing. The be within the device’s Common mode range V . The INT CMR integrator output zero phase should be programmed to input signal polarity is normally checked via software at operate until the output of the comparator returns high. the end of this phase: CMPTR = 1 for positive polarity; The overall timing system is shown in Figure5-1. CMPTR = 0 for negative polarity. © 2008 Microchip Technology Inc. DS21428E-page 11

TC500/A/510/514 TTIME Converter Status Auto-zero Integrate Reference Overshoot Integrator Full-scale Input De-integrate Output Zero Integrator 0 Voltage VINT Comparator Delay Comparator Undefined 0 For Negative Input Output 1 For Positive Input A A = 0 A = 1 A = 1 A = 0 AB Inputs B = 1 B = 0 B = 1 B = 0 B Controller Begin Conversion with Time Input Capture Integrator Ready for Next Operation Auto-Zero Phase Integration De-integration Output Conversion Phase Time Zero Phase (Auto-Zero is Complete Idle State) Sample Input Polarity Typically = TINT TINT Minimizing Overshoot (Positive Input Shown) Comparator Delay + will Minimize Processor Latency I.O.Z. Time Notes: The length of this phase is chosen almost arbitrarily but needs to be long enough to null out worst case errors (see text). FIGURE 5-1: Typical Dual Slope A/D Converter System Timing. DS21428E-page 12 © 2008 Microchip Technology Inc.

TC500/A/510/514 6.0 ANALOG SECTION The difference in reference for (+) or (-) input voltages will cause a rollover error. This error can be minimized by using a large reference capacitor in comparison to 6.1 Differential Inputs (V +, V –) IN IN the stray capacitance. The TC5XX operates with differential voltages within the input amplifier Common mode range. The amplifier 6.4 Phase Control Inputs (A, B) Common mode range extends from 1.5V below positive supply to 1.5V above negative supply. Within The A, B unlatched logic inputs select the TC5XX this Common mode voltage range, Common mode operating phase. The A,B inputs are normally driven by a microprocessor I/O port or external logic. rejection is typically 80dB. Full accuracy is maintained, however, when the inputs are no less than 1.5V from either supply. 6.5 Comparator Output The integrator output also follows the Common mode By monitoring the comparator output during the fixed voltage. The integrator output must not be allowed to signal integrate time, the input signal polarity can be saturate. A worst-case condition exists, for example, determined by the microprocessor controlling the when a large, positive Common mode voltage, with a conversion. The comparator output is high for positive near full-scale negative differential input voltage, is signals and low fornegative signals during the signal applied. The negative input signal drives the integrator integrate phase (see Figure6-1). positive when most of its swing has been used up by During the reference de-integrate phase, the the positive Common mode voltage. For these critical comparator output will make a high-to-low transition as applications, the integrator swing can be reduced. The the integrator output ramp crosses zero. The transition integrator output can swing within 0.9V of either supply is used to signal the processor that the conversion is without loss of linearity. complete. 6.2 Analog Common The internal comparator delay is 2μs, typically. Figure6-1 shows the comparator output for large Analog common is used as VIN return during system positive and negative signal inputs. For signal inputs at zero and reference de-integrate. If VIN– is different from or near zero volts, however, the integrator swing is very analog common, a Common mode voltage exists in the small. If Common mode noise is present, the system. This signal is rejected by the excellent CMR of comparator can switch several times during the the converter. In most applications, VIN– will be set at a beginning of the signal integrate period. To ensure that fixed known voltage (i.e., power supply common). A the polarity reading is correct, the comparator output Common mode voltage will exist when VIN– is not should be read and stored at the end of the signal connected to analog common. integrate phase. The comparator output is undefined during the auto- 6.3 Differential Reference zero phase and is used to time the integrator output (V +, V –) zero phase. (See Section8.6 “Integrator Output Zero REF REF Phase”). The reference voltage can be anywhere within 1V of the power supply voltage of the converter. Rollover error is caused by the reference capacitor losing or gaining charge due to stray capacitance on its nodes. Signal Reference Signal Reference Integrate Deintegrate Integrate De-integrate Integrator Output Zero Crossing Integrator Output Zero Crossing Comparator Comparator Output Output A. Positive Input Signal B. Negative Input Signal FIGURE 6-1: Comparator Output. © 2008 Microchip Technology Inc. DS21428E-page 13

TC500/A/510/514 NOTES: DS21428E-page 14 © 2008 Microchip Technology Inc.

TC500/A/510/514 7.0 TYPICAL APPLICATIONS TABLE 7-1: C AND C SELECTION REF AZ Conversions Typical Value of Suggested* Part 7.1 Component Value Selection Per Second C , C (μF) Number REF AZ The procedure outlined below allows the user to arrive >7 0.1 SMR5 104K50J01L4 at values for the following TC5XX design variables: 2 to 7 0.22 SMR5 224K50J02L4 1. Integration Phase Timing. 2 or less 0.47 SMR5 474K50J04L4 2. Integrator Timing Components (R , C ). * Manufactured by Evox Rifa, Inc. INT INT 3. Auto-zero and Reference Capacitors. 7.6 Calculate Integrating Capacitor 4. Voltage Reference. (C ) INT 7.2 Select Integration Time The integrating capacitor must be selected to maximize integrator output voltage swing. The integrator output Integration time must be picked as a multiple of the voltage swing is defined as the absolute value of V period of the line frequency. For example, T times of DD INT (or V ) less 0.9V (i.e., IV - 0.9VI or IV + 0.9VI). 33ms, 66ms and 132ms maximize 60Hz line SS DD SS Using the 20μA buffer maximum output current, the rejection. value of the integrating capacitor is calculated using the following equation. 7.3 DINT and IZ Phase Timing The duration of the DINT phase is a function of the EQUATION 7-2: amount of voltage stored on the integrator during TINT (T )(20×10–6) and the value of V . The DINT phase must be initiated C = ------I--N----T--------------------------------- REF INT (V –0.9) immediately following INT and terminated when an S integrator output zero-crossing is detected. In general, Where: the maximum number of counts chosen for DINT is twice T = Integration Period that of INT (with V chosen at V /2). INT REF IN(MAX) V = IV I or IV I, whichever is less S DD SS 7.4 Calculate Integrating Resistor (TC500/A) (RINT) VS = IVDDI (TC510, TC514) The desired full-scale input voltage and amplifier output It is critical that the integrating capacitor has a very low current capability determine the value of RINT. The dielectric absorption. Polypropylene capacitors are an buffer and integrator amplifiers each have a full-scale example of one such dialectic. Polyester and poly- current of 20μA. bicarbonate capacitors may also be used in less critical The value of R is, therefore, directly calculated in the applications. Table7-2 summarizes recommended INT following equation: capacitors for CINT. TABLE 7-2: RECOMMENDED CAPACITOR EQUATION 7-1: FOR C INT V R (in MΩ) = ----I--N----(--M----A---X----) Suggested INT 20 Value Part Number* Where: 0.1 SMR5 104K50J01L4 V = Maximum input voltage (full count IN(MAX) voltage) 0.22 SMR5 224K50J02L4 R = Integrating Resistor (in MΩ) 0.33 SMR5 334K50J03L4 INT 0.47 SMR5 474K50J04L4 For loop stability, R should be ≥ 50kΩ INT *Manufactured by Evox Rifa, Inc. 7.5 Select Reference (C ) and Auto- REF 7.7 Calculate V zero (C ) Capacitors REF AZ The reference de-integration voltage is calculated C and C must be low leakage capacitors (such as REF AZ using the following equation: polypropylene). The slower the conversion rate, the larger the value C must be. Recommended REF EQUATION 7-3: capacitors for C and C are shown in Table7-1. REF AZ lLimarigt eror llvoavleure es rfroorr sC.AZ and CREF may also be used to VREF = (---V----S----–----0---.--92---)-(-(-T--C----I--N----T)---)--(--R----I--N----T---)-V INT © 2008 Microchip Technology Inc. DS21428E-page 15

TC500/A/510/514 NOTES: DS21428E-page 16 © 2008 Microchip Technology Inc.

TC500/A/510/514 8.0 DESIGN CONSIDERATIONS 8.3 Auto-zero Phase The length of this phase is usually set to be equal to the 8.1 Noise input signal integration time. This decision is virtually arbitrary since the magnitudes of the various system The threshold noise (N ) is the algebraic sum of the TH errors are not known. Setting the auto-zero time equal integrator and comparator noise and is typically 30μV. to the Input Integrate time should be more than Figure8-1 illustrates how the value of the reference adequate to null out system errors. The system may voltage can affect the final count. Such errors can be remain in this phase indefinitely (i.e., auto-zero is the reduced by increased integration times, in the same appropriate Idle state for a TC5XX device). way that 50/60Hz noise is rejected. The signal-to- noise ratio is related to the integration time (T ) and INT 8.4 Input Signal Integrate Phase the integration time constant (R , C ) as follows: INT INT EQUATION 8-1: The length of this phase is constant from one conversion to the next and depends on system S/N (dB) = 20 log⎜⎛--------V----I--N---------•---------------t--I--N----T----------------⎟⎞ parameters and component value selections. The ⎝30×10–6 (RINT)•(CINT)⎠ calculation of TINT is shown elsewhere in this data sheet. At some point near the end of this phase, the microcontroller should sample CMPTR to determine 8.2 System Timing the input signal polarity. This value is, in effect, the Sign Bit for the overall conversion result. Optimally, CMPTR To obtain maximum performance from the TC5XX, the should be sampled just before this phase is terminated overshoot at the end of the de-integration phase must by changing AB from 10 to 11. The consideration here be minimized. Also, the integrator output zero phase is that, during the initial stage of input integration when must be terminated as soon as the comparator output the integrator voltage is low, the comparator may be returns high (see Figure5-1). affected by noise and its output unreliable. Once Figure5-1 shows the overall timing for a typical system integration is well underway, the comparator will be in a in which a TC5XX is interfaced to a microcontroller. The defined state. microcontroller drives the A, B inputs with I/O lines and monitors the comparator output (CMPTR) using an I/O 8.5 Reference De-integration line or dedicated timer capture control pin. It may be necessary to monitor the state of the CMPTR output in The length of this phase must be precisely measured addition to having it control a timer directly for the from the transition of AB from 10 to 11 to the falling- Reference de-integration phase (this is further edge of CMPTR. The comparator delay contributes explained below.) some error in timing this phase. The typical delay is specified to be 2μs. This should be considered in the The timing diagram in Figure5-1 is not to scale, as the context of the length of a single count when timing in a real system depends on many system determining overall system performance and possible parameters and component value selections. There single count errors. Additionally, overshoot will result in are four critical timing events (as shown in Figure5-1): charge accumulating on the integrator once its output sampling the input polarity, capturing the de-integration crosses zero. This charge must be nulled during the time, minimizing overshoot and properly executing the integrator output zero phase. integrator output zero phase. S S S 30µV NTH NTH NTH Low VREF Normal VREF High VREF V REF Slope (S) = N = Noise Threshold R C TH INT INT FIGURE 8-1: Noise Threshold. © 2008 Microchip Technology Inc. DS21428E-page 17

TC500/A/510/514 8.6 Integrator Output Zero Phase 8.7 Using the TC510/TC514 The comparator delay and the controller’s response 8.7.1 NEGATIVE SUPPLY VOLTAGE latency may result in overshoot, causing charge CONVERTER (TC510, TC514) buildup on the integrator at the end of a conversion. This charge must be removed or performance will A capacitive charge pump is employed to invert the degrade. The integrator output zero phase should be voltage on VDD for negative bias within the TC510/ activated (AB = 00) until CMPTR goes high. It is TC514. This voltage is also available on the VOUT– pin absolutely critical that this phase be terminated to provide negative bias elsewhere in the system. Two immediately so that overshoot is not allowed to occur in external capacitors are required to perform the the opposite direction. At this point, it can be assured conversion. that the integrator is near zero. Auto-zero should be Timing is generated by an internal state machine driven entered (AB = 01) and the TC5XX held in this state until from an on-board oscillator. During the first phase, the next cycle is begun (see Figure8-2). capacitor C is switched across the power supply and F charged to V +. This charge is transferred to capacitor S C – during the second phase. The oscillator OUT Integrator Zero normally runs at 100kHz to ensure minimum output Output Crossing ripple. This frequency can be reduced by placing a capacitor from OSC to V . The relationship between DD the capacitor value is shown in Section2.0 “Typical Performance Curves”. Overshoot 8.7.2 ANALOG INPUT MULTIPLEXER (TC514) Comparator The TC514 is equipped with a four-input differential Output Comp analog multiplexer. Input channels are selected using De-integrate Phase select inputs (A1, A0). These are high-true control Integrate Integrator signals (i.e., channel 0 is selected when (A1, A0 = 00). Phase Zero Phase FIGURE 8-2: Overshoot. DS21428E-page 18 © 2008 Microchip Technology Inc.

TC500/A/510/514 9.0 DESIGN EXAMPLES Refer to Figures 9-1 to 9-4. Given: Required Resolution: 16 bits (65,536 counts). Maximum V : ±2V IN Power Supply Voltage: +5V 60Hz System Step 1. Pick integration time (t ) as a multiple INT of the line frequency: 1/60Hz = 16.6ms. Use 4x line frequency. = 66ms Step 2. Calculate R : INT R = V /20μA 2 /20μA INT IN(MAX) = 100kΩ Step 3. Calculate C for maximum (4V) INT integrator output swing. C = (t ) (20 x 10 –6) / (V - 0.9) INT INT S = (.066) (20 x 10 –6) / (4.1) = 0.32μF (use closest value: 0.33μF) Note: Microchip recommended capacitor: Evox Rifa p/n: 5MR5 334K50J03L4. Step 4. Choose C and C based on REF AZ conversion rate. Conversions/sec: = 1/(T + T + 2 T + 2ms) AZ INT INT = 1/(66ms +66ms +132ms +2ms) = 3.7 conversions/sec From which C = C = 0.22 μF AZ REF (see Table7-1) Note: Microchip recommended capacitor: Evox Rifa p/n: 5MR5 224K50J02L4 Step 5. Calculate V : REF EQUATION 9-1: (V –0.9)(C )(R ) V = -------S-------------------------I--N----T-----------I--N----T---- REF 2(T ) INT –6 3 (4.1)(0.33×10 )(100×10 ) = -------------------------------------------------------------------------- –3 2(66×10 ) = 1.025 (V) © 2008 Microchip Technology Inc. DS21428E-page 19

TC500/A/510/514 1 24 1μF 0.C33INTμF 2 VOUT- CAP- 23 Typical Waveforms CINT DGND 1μF +5V CAZ 0.22μF3 CAZ TC510 CAP+ 22 Pin 2 +5V 4 BUF VDD 21 +5V VIN+ RINT 100kΩ 5 Pin 19 ACOM PIC®MCU MCP1525 CREF 6 CREF- CMPTR 19 R2 0.22μF 7 18 Pin 2 10kΩ CREF+ A VIN- 1μF R3, 10kΩ 9 VREF+ B 17 Pin 19 0.01μCF1 8 VREF- VIN+ 16 INPUT+ VIN- 15 INPUT- FIGURE 9-1: TC510 Design Sample. 1 28 VOUT- CAP- 1μF CINT 0.33μF 2 27 CINT DGND 1μF +5V CAZ 0.22μF 26 3 CAZ CAP+ 25 +5V RINT 4 BUF TC514 VDD 22 +5V A0 100kΩ 5 ACOM A1 19 AMnuaxl oLgogic PIC®MCU MCP1525 CREF 6 CREF- CMPTR 23 R2 0.22μF 7 A 22 10kΩ CREF+ 1μF R3, 10kΩ 9 VREF+ B 21 0.01μCF1 8 VREF- CH1+ 18 INPUT 1+ 13 CH1- INPUT 1- Typical Waveforms CH2+ 17 INPUT 2+ PIN 2 CH2- 12 INPUT 2- VIN+ CH3+ 16 INPUT 3+ CH3- 11 INPUT 3- PIN 23 CH4+ 15 INPUT4+ PIN 2 CH4- 10 INPUT4- VIN- PIN 23 FIGURE 9-2: TC514 Design Example. DS21428E-page 20 © 2008 Microchip Technology Inc.

TC500/A/510/514 +5V 21 1 1μF VDD VOUT- 24 CAP- 1μF CAP+ 22 7 C + REF 0.22μF 10kΩ C - 6 REF MCP1525 9 V + REF TC510 10kΩ 1μF 0.01μF 8 V - REF PC 4 100kΩ Printer BUF Port 2 18 A C 3 0.22μF AZ P0O37R8T 3 17 B CINT 2 0.33μF Hex 10 19 16 100kΩ CMPTR VIN+ + 0.01μF V - 15 Input IN – 5 ACOM DGND 23 FIGURE 9-3: TC510 To IBM® Compatible Printer Port. © 2008 Microchip Technology Inc. DS21428E-page 21

TC500/A/510/514 +5V 25 1 18 28 1μF + CH1+ VDD VOUT CAP– Input 1 13 1μF – CH1– 26 10kΩ CAP+ 17 + CH2+ Input 2 7 – 12 CH2– CREF+ MCP1525 16 0.22μF + CH3+ 6 Input 3 CREF- 10kΩ 11 – CH3– + 15 CH4+ VREF+ 9 10kΩ Input 4 10 CH4– TC514 0.01μF – 8 V - REF 20 A0 Analog Mux Control Logic 19 100kΩ IBM® A1 BUF 4 Printer Port 2 22 3 A C AZ Port 3 21 2 0.22μF 0.33μF 0378 B CINT Hex 10 23 CMPTR 5 ACOM DGND 27 FIGURE 9-4: TC514 To IBM® Compatible Printer Port. DS21428E-page 22 © 2008 Microchip Technology Inc.

TC500/A/510/514 10.0 PACKAGING INFORMATION 10.1 Package Marking Information 16-Lead CERDIP (300 mil) (TC500/TC500A) Example: XXXXXXXXXXXXXX TC500AIJE XXXXXXXXXXXXXX 0818256 YYWWNNN 16-Lead PDIP (300 mil) (TC500/TC500A) Example: XXXXXXXXXXXXXX TC500CPE e^3^ XXXXXXXXXXXXXX 0818256 YYWWNNN 16-Lead SOIC (300 mil) (TC500/TC500A) Example: XXXXXXXXXXX XXXXXXXXXXX TC500ACOE e^3^ XXXXXXXXXXX 0818256 YYWWNNN Legend: XX...X Customer-specific information Y Year code (last digit of calendar year) YY Year code (last 2 digits of calendar year) WW Week code (week of January 1 is week ‘01’) NNN Alphanumeric traceability code e 3 Pb-free JEDEC designator for Matte Tin (Sn) * This package is Pb-free. The Pb-free JEDEC designator ( e 3 ) can be found on the outer packaging for this package. Note: In the event the full Microchip part number cannot be marked on one line, it will be carried over to the next line, thus limiting the number of available characters for customer-specific information. © 2008 Microchip Technology Inc. DS21428E-page 23

TC500/A/510/514 Package Marking Information (Continued) 24-Lead PDIP (300 mil) (TC510) Example: XXXXXXXXXXXXXXXXX TC510CPF XXXXXXXXXXXXXXXXX 0818256 YYWWNNN 24-Lead SOIC (300 mil) (TC510) Example: XXXXXXXXXXXXXXXXXX XXXXXXXXXXXXXXXXXX TC510COG e^3^ YYWWNNN 0818256 28-Lead PDIP (300 mil) (TC514) Example: XXXXXXXXXXXXXXXXX TC514CPJe^3^ XXXXXXXXXXXXXXXXX 0818256 YYWWNNN 28-Lead SOIC (300 mil) (TC514) Example: XXXXXXXXXXXXXXXXXXXX XXXXXXXXXXXXXXXXXXXX TC514COI e^3^ XXXXXXXXXXXXXXXXXXXX 0818256 YYWWNNN DS21428E-page 24 © 2008 Microchip Technology Inc.

TC500/A/510/514 (cid:2)(cid:3)(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:6)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:9)(cid:15)(cid:16)(cid:7)(cid:17)(cid:9)(cid:18)(cid:19)(cid:4)(cid:5)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20)(cid:21)(cid:22)(cid:23)(cid:9)(cid:24)(cid:9)(cid:25)(cid:26)(cid:27)(cid:27)(cid:28)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) (cid:10)(cid:22)!(cid:15)(cid:18)"# $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) N E1 NOTE1 1 2 D E A A2 L c A1 b1 E2 b e 5(cid:15)(cid:7)% (cid:19)6+7-(cid:22) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:2)8(cid:7)&(cid:7)% (cid:6)(cid:19)6 69(cid:6) (cid:6)(cid:25): 6!&((cid:14)(cid:9)(cid:2)(cid:10)$(cid:2)(cid:30)(cid:7)(cid:15) 6 (cid:29); (cid:30)(cid:7)%(cid:8)(cid:11) (cid:14) (cid:20)(cid:29)(cid:4)(cid:4)(cid:2)0(cid:22)+ (cid:13)(cid:10)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) (cid:25) < < (cid:20)(cid:3)(cid:4)(cid:4) (cid:22)%(cid:28)(cid:15)"(cid:10)$$(cid:2)(cid:2)* (cid:25)(cid:29) (cid:20)(cid:4)(cid:29)/ < < +(cid:14)(cid:9)(cid:28)&(cid:7)(cid:8)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)7(cid:14)(cid:7)(cid:17)(cid:11)% (cid:25)(cid:3) (cid:20)(cid:29)(cid:23)(cid:4) < (cid:20)(cid:29)(cid:5)/ (cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)=(cid:7)"%(cid:11) - (cid:20)(cid:3)(cid:24)(cid:4) < (cid:20),(cid:3)/ +(cid:14)(cid:9)(cid:28)&(cid:7)(cid:8)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)=(cid:7)"%(cid:11) -(cid:29) (cid:20)(cid:3)(cid:23)/ (cid:20)(cid:3)>> (cid:20),(cid:4)(cid:4) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) (cid:21) (cid:20)(cid:5)(cid:23)(cid:4) (cid:20)(cid:5);(cid:4) (cid:20)(cid:5)>(cid:4) (cid:13)(cid:7)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) 8 (cid:20)(cid:29)(cid:3)/ < (cid:20)(cid:3)(cid:4)(cid:4) 8(cid:14)(cid:28)"(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:8) (cid:20)(cid:4)(cid:4)> < (cid:20)(cid:4)(cid:29)/ 5(cid:12)(cid:12)(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ((cid:29) (cid:20)(cid:4)(cid:23)/ < (cid:20)(cid:4);/ 8(cid:10))(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ( (cid:20)(cid:4)(cid:29)/ < (cid:20)(cid:4)(cid:3), 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)(cid:26)(cid:10))(cid:2)(cid:22)(cid:12)(cid:28)(cid:8)(cid:7)(cid:15)(cid:17) -(cid:3) (cid:20),(cid:3)(cid:4) < (cid:20)(cid:23)(cid:29)(cid:4) $(cid:30)%(cid:6)&’ (cid:29)(cid:20) (cid:30)(cid:7)(cid:15)(cid:2)(cid:29)(cid:2)(cid:31)(cid:7) !(cid:28)(cid:16)(cid:2)(cid:7)(cid:15)"(cid:14)#(cid:2)$(cid:14)(cid:28)%!(cid:9)(cid:14)(cid:2)&(cid:28)(cid:18)(cid:2)(cid:31)(cid:28)(cid:9)(cid:18)’(cid:2)(!%(cid:2)&! %(cid:2)((cid:14)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2))(cid:7)%(cid:11)(cid:7)(cid:15)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:11)(cid:28)%(cid:8)(cid:11)(cid:14)"(cid:2)(cid:28)(cid:9)(cid:14)(cid:28)(cid:20) (cid:3)(cid:20) *(cid:2)(cid:22)(cid:7)(cid:17)(cid:15)(cid:7)$(cid:7)(cid:8)(cid:28)(cid:15)%(cid:2)+(cid:11)(cid:28)(cid:9)(cid:28)(cid:8)%(cid:14)(cid:9)(cid:7) %(cid:7)(cid:8)(cid:20) ,(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:7)(cid:15)(cid:17)(cid:2)(cid:28)(cid:15)"(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:12)(cid:14)(cid:9)(cid:2)(cid:25)(cid:22)(cid:6)-(cid:2).(cid:29)(cid:23)(cid:20)/(cid:6)(cid:20) 0(cid:22)+1 0(cid:28) (cid:7)(cid:8)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:20)(cid:2)(cid:13)(cid:11)(cid:14)(cid:10)(cid:9)(cid:14)%(cid:7)(cid:8)(cid:28)(cid:16)(cid:16)(cid:18)(cid:2)(cid:14)#(cid:28)(cid:8)%(cid:2)(cid:31)(cid:28)(cid:16)!(cid:14)(cid:2) (cid:11)(cid:10))(cid:15)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14) (cid:20) (cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:8)(cid:11)(cid:15)(cid:10)(cid:16)(cid:10)(cid:17)(cid:18)(cid:21)(cid:9)(cid:28))(cid:7)(cid:15)(cid:17)+(cid:4)(cid:23)(cid:27)(cid:4)(cid:4),0 © 2008 Microchip Technology Inc. DS21428E-page 25

TC500/A/510/514 (cid:2)(cid:3)(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)"(cid:17)(cid:7)&%(cid:13)(cid:14)(cid:9)(cid:15)(cid:16)(cid:7)(cid:17)(cid:9)(cid:18)(cid:19)(cid:4)(cid:5)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20)"(cid:22)(cid:23)(cid:9)(cid:24)(cid:9)(cid:26)(cid:27)(cid:27)(cid:9)(cid:12)(cid:13)(cid:17)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) "(cid:15)(cid:18)"# $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) N NOTE1 E1 1 2 3 D E A A2 L c A1 b1 b e eB 5(cid:15)(cid:7)% (cid:19)6+7-(cid:22) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:2)8(cid:7)&(cid:7)% (cid:6)(cid:19)6 69(cid:6) (cid:6)(cid:25): 6!&((cid:14)(cid:9)(cid:2)(cid:10)$(cid:2)(cid:30)(cid:7)(cid:15) 6 (cid:29); (cid:30)(cid:7)%(cid:8)(cid:11) (cid:14) (cid:20)(cid:29)(cid:4)(cid:4)(cid:2)0(cid:22)+ (cid:13)(cid:10)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) (cid:25) < < (cid:20)(cid:3)(cid:29)(cid:4) (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:25)(cid:3) (cid:20)(cid:29)(cid:29)/ (cid:20)(cid:29),(cid:4) (cid:20)(cid:29)(cid:24)/ 0(cid:28) (cid:14)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) (cid:25)(cid:29) (cid:20)(cid:4)(cid:29)/ < < (cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)=(cid:7)"%(cid:11) - (cid:20)(cid:3)(cid:24)(cid:4) (cid:20),(cid:29)(cid:4) (cid:20),(cid:3)/ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)=(cid:7)"%(cid:11) -(cid:29) (cid:20)(cid:3)(cid:23)(cid:4) (cid:20)(cid:3)/(cid:4) (cid:20)(cid:3)>(cid:4) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) (cid:21) (cid:20)(cid:5),/ (cid:20)(cid:5)// (cid:20)(cid:5)(cid:5)/ (cid:13)(cid:7)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) 8 (cid:20)(cid:29)(cid:29)/ (cid:20)(cid:29),(cid:4) (cid:20)(cid:29)/(cid:4) 8(cid:14)(cid:28)"(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:8) (cid:20)(cid:4)(cid:4)> (cid:20)(cid:4)(cid:29)(cid:4) (cid:20)(cid:4)(cid:29)/ 5(cid:12)(cid:12)(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ((cid:29) (cid:20)(cid:4)(cid:23)/ (cid:20)(cid:4);(cid:4) (cid:20)(cid:4)(cid:5)(cid:4) 8(cid:10))(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ( (cid:20)(cid:4)(cid:29)(cid:23) (cid:20)(cid:4)(cid:29)> (cid:20)(cid:4)(cid:3)(cid:3) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)(cid:26)(cid:10))(cid:2)(cid:22)(cid:12)(cid:28)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:2)* (cid:14)0 < < (cid:20)(cid:23),(cid:4) $(cid:30)%(cid:6)&’ (cid:29)(cid:20) (cid:30)(cid:7)(cid:15)(cid:2)(cid:29)(cid:2)(cid:31)(cid:7) !(cid:28)(cid:16)(cid:2)(cid:7)(cid:15)"(cid:14)#(cid:2)$(cid:14)(cid:28)%!(cid:9)(cid:14)(cid:2)&(cid:28)(cid:18)(cid:2)(cid:31)(cid:28)(cid:9)(cid:18)’(cid:2)(!%(cid:2)&! %(cid:2)((cid:14)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2))(cid:7)%(cid:11)(cid:7)(cid:15)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:11)(cid:28)%(cid:8)(cid:11)(cid:14)"(cid:2)(cid:28)(cid:9)(cid:14)(cid:28)(cid:20) (cid:3)(cid:20) *(cid:2)(cid:22)(cid:7)(cid:17)(cid:15)(cid:7)$(cid:7)(cid:8)(cid:28)(cid:15)%(cid:2)+(cid:11)(cid:28)(cid:9)(cid:28)(cid:8)%(cid:14)(cid:9)(cid:7) %(cid:7)(cid:8)(cid:20) ,(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15) (cid:2)(cid:21)(cid:2)(cid:28)(cid:15)"(cid:2)-(cid:29)(cid:2)"(cid:10)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:7)(cid:15)(cid:8)(cid:16)!"(cid:14)(cid:2)&(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:20)(cid:2)(cid:6)(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:2) (cid:11)(cid:28)(cid:16)(cid:16)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:14)#(cid:8)(cid:14)(cid:14)"(cid:2)(cid:20)(cid:4)(cid:29)(cid:4)?(cid:2)(cid:12)(cid:14)(cid:9)(cid:2) (cid:7)"(cid:14)(cid:20) (cid:23)(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:7)(cid:15)(cid:17)(cid:2)(cid:28)(cid:15)"(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:12)(cid:14)(cid:9)(cid:2)(cid:25)(cid:22)(cid:6)-(cid:2).(cid:29)(cid:23)(cid:20)/(cid:6)(cid:20) 0(cid:22)+1 0(cid:28) (cid:7)(cid:8)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:20)(cid:2)(cid:13)(cid:11)(cid:14)(cid:10)(cid:9)(cid:14)%(cid:7)(cid:8)(cid:28)(cid:16)(cid:16)(cid:18)(cid:2)(cid:14)#(cid:28)(cid:8)%(cid:2)(cid:31)(cid:28)(cid:16)!(cid:14)(cid:2) (cid:11)(cid:10))(cid:15)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14) (cid:20) (cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:8)(cid:11)(cid:15)(cid:10)(cid:16)(cid:10)(cid:17)(cid:18)(cid:21)(cid:9)(cid:28))(cid:7)(cid:15)(cid:17)+(cid:4)(cid:23)(cid:27)(cid:4)(cid:29)(cid:5)0 DS21428E-page 26 © 2008 Microchip Technology Inc.

TC500/A/510/514 (cid:2)(cid:3)(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)"(cid:17)(cid:7)&%(cid:13)(cid:14)(cid:9)((cid:12)(cid:7)(cid:17)(cid:17)(cid:9))(cid:16)%(cid:17)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20))(cid:22)(cid:23)(cid:9)(cid:24)(cid:9)*(cid:13)(cid:8)(cid:6)+(cid:9),(cid:25)-(cid:27)(cid:9)(cid:12)(cid:12)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) ()(cid:18)(cid:10)# $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) (cid:2) D N E E1 NOTE1 1 2 3 e b h α h c φ A A2 L A1 β L1 5(cid:15)(cid:7)% (cid:6)(cid:19)88(cid:19)(cid:6)-(cid:13)-(cid:26)(cid:22) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:2)8(cid:7)&(cid:7)% (cid:6)(cid:19)6 69(cid:6) (cid:6)(cid:25): 6!&((cid:14)(cid:9)(cid:2)(cid:10)$(cid:2)(cid:30)(cid:7)(cid:15) 6 (cid:29); (cid:30)(cid:7)%(cid:8)(cid:11) (cid:14) (cid:29)(cid:20)(cid:3)(cid:5)(cid:2)0(cid:22)+ 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)7(cid:14)(cid:7)(cid:17)(cid:11)% (cid:25) < < (cid:3)(cid:20);/ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:25)(cid:3) (cid:3)(cid:20)(cid:4)/ < < (cid:22)%(cid:28)(cid:15)"(cid:10)$$(cid:2)(cid:2)* (cid:25)(cid:29) (cid:4)(cid:20)(cid:29)(cid:4) < (cid:4)(cid:20),(cid:4) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)=(cid:7)"%(cid:11) - (cid:29)(cid:4)(cid:20),(cid:4)(cid:2)0(cid:22)+ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)=(cid:7)"%(cid:11) -(cid:29) (cid:5)(cid:20)/(cid:4)(cid:2)0(cid:22)+ 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) (cid:21) (cid:29)(cid:4)(cid:20),(cid:4)(cid:2)0(cid:22)+ +(cid:11)(cid:28)&$(cid:14)(cid:9)(cid:2)@(cid:10)(cid:12)%(cid:7)(cid:10)(cid:15)(cid:28)(cid:16)A (cid:11) (cid:4)(cid:20)(cid:3)/ < (cid:4)(cid:20)(cid:5)/ 2(cid:10)(cid:10)%(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) 8 (cid:4)(cid:20)(cid:23)(cid:4) < (cid:29)(cid:20)(cid:3)(cid:5) 2(cid:10)(cid:10)%(cid:12)(cid:9)(cid:7)(cid:15)% 8(cid:29) (cid:29)(cid:20)(cid:23)(cid:4)(cid:2)(cid:26)-2 2(cid:10)(cid:10)%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14) (cid:3) (cid:4)B < >B 8(cid:14)(cid:28)"(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:8) (cid:4)(cid:20)(cid:3)(cid:4) < (cid:4)(cid:20),, 8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ( (cid:4)(cid:20),(cid:29) < (cid:4)(cid:20)/(cid:29) (cid:6)(cid:10)(cid:16)"(cid:2)(cid:21)(cid:9)(cid:28)$%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14)(cid:2)(cid:13)(cid:10)(cid:12) (cid:4) /B < (cid:29)/B (cid:6)(cid:10)(cid:16)"(cid:2)(cid:21)(cid:9)(cid:28)$%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14)(cid:2)0(cid:10)%%(cid:10)& (cid:5) /B < (cid:29)/B $(cid:30)%(cid:6)&’ (cid:29)(cid:20) (cid:30)(cid:7)(cid:15)(cid:2)(cid:29)(cid:2)(cid:31)(cid:7) !(cid:28)(cid:16)(cid:2)(cid:7)(cid:15)"(cid:14)#(cid:2)$(cid:14)(cid:28)%!(cid:9)(cid:14)(cid:2)&(cid:28)(cid:18)(cid:2)(cid:31)(cid:28)(cid:9)(cid:18)’(cid:2)(!%(cid:2)&! %(cid:2)((cid:14)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2))(cid:7)%(cid:11)(cid:7)(cid:15)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:11)(cid:28)%(cid:8)(cid:11)(cid:14)"(cid:2)(cid:28)(cid:9)(cid:14)(cid:28)(cid:20) (cid:3)(cid:20) *(cid:2)(cid:22)(cid:7)(cid:17)(cid:15)(cid:7)$(cid:7)(cid:8)(cid:28)(cid:15)%(cid:2)+(cid:11)(cid:28)(cid:9)(cid:28)(cid:8)%(cid:14)(cid:9)(cid:7) %(cid:7)(cid:8)(cid:20) ,(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15) (cid:2)(cid:21)(cid:2)(cid:28)(cid:15)"(cid:2)-(cid:29)(cid:2)"(cid:10)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:7)(cid:15)(cid:8)(cid:16)!"(cid:14)(cid:2)&(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:20)(cid:2)(cid:6)(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:2) (cid:11)(cid:28)(cid:16)(cid:16)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:14)#(cid:8)(cid:14)(cid:14)"(cid:2)(cid:4)(cid:20)(cid:29)/(cid:2)&&(cid:2)(cid:12)(cid:14)(cid:9)(cid:2) (cid:7)"(cid:14)(cid:20) (cid:23)(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:7)(cid:15)(cid:17)(cid:2)(cid:28)(cid:15)"(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:12)(cid:14)(cid:9)(cid:2)(cid:25)(cid:22)(cid:6)-(cid:2).(cid:29)(cid:23)(cid:20)/(cid:6)(cid:20) 0(cid:22)+1 0(cid:28) (cid:7)(cid:8)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:20)(cid:2)(cid:13)(cid:11)(cid:14)(cid:10)(cid:9)(cid:14)%(cid:7)(cid:8)(cid:28)(cid:16)(cid:16)(cid:18)(cid:2)(cid:14)#(cid:28)(cid:8)%(cid:2)(cid:31)(cid:28)(cid:16)!(cid:14)(cid:2) (cid:11)(cid:10))(cid:15)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14) (cid:20) (cid:26)-21 (cid:26)(cid:14)$(cid:14)(cid:9)(cid:14)(cid:15)(cid:8)(cid:14)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)’(cid:2)! !(cid:28)(cid:16)(cid:16)(cid:18)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14)’(cid:2)$(cid:10)(cid:9)(cid:2)(cid:7)(cid:15)$(cid:10)(cid:9)&(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:12)!(cid:9)(cid:12)(cid:10) (cid:14) (cid:2)(cid:10)(cid:15)(cid:16)(cid:18)(cid:20) (cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:8)(cid:11)(cid:15)(cid:10)(cid:16)(cid:10)(cid:17)(cid:18)(cid:21)(cid:9)(cid:28))(cid:7)(cid:15)(cid:17)+(cid:4)(cid:23)(cid:27)(cid:29)(cid:4)(cid:3)0 © 2008 Microchip Technology Inc. DS21428E-page 27

TC500/A/510/514 (cid:2)(cid:3)(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)"(cid:17)(cid:7)&%(cid:13)(cid:14)(cid:9)((cid:12)(cid:7)(cid:17)(cid:17)(cid:9))(cid:16)%(cid:17)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20))(cid:22)(cid:23)(cid:9)(cid:24)(cid:9)*(cid:13)(cid:8)(cid:6)+(cid:9),(cid:25)-(cid:27)(cid:9)(cid:12)(cid:12)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) ()(cid:18)(cid:10)#(cid:9)(cid:5)(cid:7)(cid:19)(cid:8)(cid:9)"(cid:7)%%(cid:6)(cid:11)(cid:19)(cid:9)(cid:9) $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) DS21428E-page 28 © 2008 Microchip Technology Inc.

TC500/A/510/514 ./(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)(0(cid:13)(cid:19)(cid:19)(cid:31)(cid:9)"(cid:17)(cid:7)&%(cid:13)(cid:14)(cid:9)(cid:15)(cid:16)(cid:7)(cid:17)(cid:9)(cid:18)(cid:19)(cid:4)(cid:5)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20)"1(cid:23)(cid:9)(cid:24)(cid:9)(cid:26)(cid:27)(cid:27)(cid:9)(cid:12)(cid:13)(cid:17)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) ("(cid:15)(cid:18)"# $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) N NOTE1 E1 1 2 3 D E A A2 L c A1 b1 e b eB 5(cid:15)(cid:7)% (cid:19)6+7-(cid:22) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:2)8(cid:7)&(cid:7)% (cid:6)(cid:19)6 69(cid:6) (cid:6)(cid:25): 6!&((cid:14)(cid:9)(cid:2)(cid:10)$(cid:2)(cid:30)(cid:7)(cid:15) 6 (cid:3)(cid:23) (cid:30)(cid:7)%(cid:8)(cid:11) (cid:14) (cid:20)(cid:29)(cid:4)(cid:4)(cid:2)0(cid:22)+ (cid:13)(cid:10)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) (cid:25) < < (cid:20)(cid:3)(cid:29)(cid:4) (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:25)(cid:3) (cid:20)(cid:29)(cid:29)/ (cid:20)(cid:29),(cid:4) (cid:20)(cid:29)(cid:24)/ 0(cid:28) (cid:14)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) (cid:25)(cid:29) (cid:20)(cid:4)(cid:29)/ < < (cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)=(cid:7)"%(cid:11) - (cid:20)(cid:3)>(cid:4) (cid:20),(cid:29)(cid:4) (cid:20),(cid:3)/ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)=(cid:7)"%(cid:11) -(cid:29) (cid:20)(cid:3)(cid:23)(cid:4) (cid:20)(cid:3)/(cid:4) (cid:20)(cid:3)>(cid:4) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) (cid:21) (cid:29)(cid:20)(cid:29)// (cid:29)(cid:20)(cid:3)/(cid:4) (cid:29)(cid:20)(cid:3)>(cid:4) (cid:13)(cid:7)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) 8 (cid:20)(cid:29)(cid:29)/ (cid:20)(cid:29),(cid:4) (cid:20)(cid:29);(cid:4) 8(cid:14)(cid:28)"(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:8) (cid:20)(cid:4)(cid:4)> (cid:20)(cid:4)(cid:29)(cid:4) (cid:20)(cid:4)(cid:29)/ 5(cid:12)(cid:12)(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ((cid:29) (cid:20)(cid:4)(cid:23)/ (cid:20)(cid:4);(cid:4) (cid:20)(cid:4)(cid:5)(cid:4) 8(cid:10))(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ( (cid:20)(cid:4)(cid:29)(cid:23) (cid:20)(cid:4)(cid:29)> (cid:20)(cid:4)(cid:3), 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)(cid:26)(cid:10))(cid:2)(cid:22)(cid:12)(cid:28)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:2)* (cid:14)0 < < (cid:20)(cid:23),(cid:4) $(cid:30)%(cid:6)&’ (cid:29)(cid:20) (cid:30)(cid:7)(cid:15)(cid:2)(cid:29)(cid:2)(cid:31)(cid:7) !(cid:28)(cid:16)(cid:2)(cid:7)(cid:15)"(cid:14)#(cid:2)$(cid:14)(cid:28)%!(cid:9)(cid:14)(cid:2)&(cid:28)(cid:18)(cid:2)(cid:31)(cid:28)(cid:9)(cid:18)’(cid:2)(!%(cid:2)&! %(cid:2)((cid:14)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2))(cid:7)%(cid:11)(cid:7)(cid:15)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:11)(cid:28)%(cid:8)(cid:11)(cid:14)"(cid:2)(cid:28)(cid:9)(cid:14)(cid:28)(cid:20) (cid:3)(cid:20) *(cid:2)(cid:22)(cid:7)(cid:17)(cid:15)(cid:7)$(cid:7)(cid:8)(cid:28)(cid:15)%(cid:2)+(cid:11)(cid:28)(cid:9)(cid:28)(cid:8)%(cid:14)(cid:9)(cid:7) %(cid:7)(cid:8)(cid:20) ,(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15) (cid:2)(cid:21)(cid:2)(cid:28)(cid:15)"(cid:2)-(cid:29)(cid:2)"(cid:10)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:7)(cid:15)(cid:8)(cid:16)!"(cid:14)(cid:2)&(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:20)(cid:2)(cid:6)(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:2) (cid:11)(cid:28)(cid:16)(cid:16)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:14)#(cid:8)(cid:14)(cid:14)"(cid:2)(cid:20)(cid:4)(cid:29)(cid:4)?(cid:2)(cid:12)(cid:14)(cid:9)(cid:2) (cid:7)"(cid:14)(cid:20) (cid:23)(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:7)(cid:15)(cid:17)(cid:2)(cid:28)(cid:15)"(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:12)(cid:14)(cid:9)(cid:2)(cid:25)(cid:22)(cid:6)-(cid:2).(cid:29)(cid:23)(cid:20)/(cid:6)(cid:20) 0(cid:22)+1 0(cid:28) (cid:7)(cid:8)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:20)(cid:2)(cid:13)(cid:11)(cid:14)(cid:10)(cid:9)(cid:14)%(cid:7)(cid:8)(cid:28)(cid:16)(cid:16)(cid:18)(cid:2)(cid:14)#(cid:28)(cid:8)%(cid:2)(cid:31)(cid:28)(cid:16)!(cid:14)(cid:2) (cid:11)(cid:10))(cid:15)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14) (cid:20) (cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:8)(cid:11)(cid:15)(cid:10)(cid:16)(cid:10)(cid:17)(cid:18)(cid:21)(cid:9)(cid:28))(cid:7)(cid:15)(cid:17)+(cid:4)(cid:23)(cid:27)(cid:4)(cid:23),0 © 2008 Microchip Technology Inc. DS21428E-page 29

TC500/A/510/514 ./(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)"(cid:17)(cid:7)&%(cid:13)(cid:14)(cid:9)((cid:12)(cid:7)(cid:17)(cid:17)(cid:9))(cid:16)%(cid:17)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20)OG(cid:23)(cid:9)(cid:24)(cid:9)*(cid:13)(cid:8)(cid:6)+(cid:9),(cid:25)-(cid:27)(cid:9)(cid:12)(cid:12)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) ()(cid:18)(cid:10)# $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) D N E E1 NOTE1 1 2 3 e b α h h A A2 φ c L β A1 L1 5(cid:15)(cid:7)% (cid:6)(cid:19)88(cid:19)(cid:6)-(cid:13)-(cid:26)(cid:22) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:2)8(cid:7)&(cid:7)% (cid:6)(cid:19)6 69(cid:6) (cid:6)(cid:25): 6!&((cid:14)(cid:9)(cid:2)(cid:10)$(cid:2)(cid:30)(cid:7)(cid:15) 6 (cid:3)(cid:23) (cid:30)(cid:7)%(cid:8)(cid:11) (cid:14) (cid:29)(cid:20)(cid:3)(cid:5)(cid:2)0(cid:22)+ 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)7(cid:14)(cid:7)(cid:17)(cid:11)% (cid:25) < < (cid:3)(cid:20);/ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:25)(cid:3) (cid:3)(cid:20)(cid:4)/ < < (cid:22)%(cid:28)(cid:15)"(cid:10)$$(cid:2)(cid:2)* (cid:25)(cid:29) (cid:4)(cid:20)(cid:29)(cid:4) < (cid:4)(cid:20),(cid:4) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)=(cid:7)"%(cid:11) - (cid:29)(cid:4)(cid:20),(cid:4)(cid:2)0(cid:22)+ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)=(cid:7)"%(cid:11) -(cid:29) (cid:5)(cid:20)/(cid:4)(cid:2)0(cid:22)+ 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) (cid:21) (cid:29)/(cid:20)(cid:23)(cid:4)(cid:2)0(cid:22)+ +(cid:11)(cid:28)&$(cid:14)(cid:9)(cid:2)@(cid:10)(cid:12)%(cid:7)(cid:10)(cid:15)(cid:28)(cid:16)A (cid:11) (cid:4)(cid:20)(cid:3)/ < (cid:4)(cid:20)(cid:5)/ 2(cid:10)(cid:10)%(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) 8 (cid:4)(cid:20)(cid:23)(cid:4) < (cid:29)(cid:20)(cid:3)(cid:5) 2(cid:10)(cid:10)%(cid:12)(cid:9)(cid:7)(cid:15)% 8(cid:29) (cid:29)(cid:20)(cid:23)(cid:4)(cid:2)(cid:26)-2 2(cid:10)(cid:10)%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14) (cid:3) (cid:4)B < >B 8(cid:14)(cid:28)"(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:8) (cid:4)(cid:20)(cid:3)(cid:4) < (cid:4)(cid:20),, 8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ( (cid:4)(cid:20),(cid:29) < (cid:4)(cid:20)/(cid:29) (cid:6)(cid:10)(cid:16)"(cid:2)(cid:21)(cid:9)(cid:28)$%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14)(cid:2)(cid:13)(cid:10)(cid:12) (cid:4) /B < (cid:29)/B (cid:6)(cid:10)(cid:16)"(cid:2)(cid:21)(cid:9)(cid:28)$%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14)(cid:2)0(cid:10)%%(cid:10)& (cid:5) /B < (cid:29)/B $(cid:30)%(cid:6)&’ (cid:29)(cid:20) (cid:30)(cid:7)(cid:15)(cid:2)(cid:29)(cid:2)(cid:31)(cid:7) !(cid:28)(cid:16)(cid:2)(cid:7)(cid:15)"(cid:14)#(cid:2)$(cid:14)(cid:28)%!(cid:9)(cid:14)(cid:2)&(cid:28)(cid:18)(cid:2)(cid:31)(cid:28)(cid:9)(cid:18)’(cid:2)(!%(cid:2)&! %(cid:2)((cid:14)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2))(cid:7)%(cid:11)(cid:7)(cid:15)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:11)(cid:28)%(cid:8)(cid:11)(cid:14)"(cid:2)(cid:28)(cid:9)(cid:14)(cid:28)(cid:20) (cid:3)(cid:20) *(cid:2)(cid:22)(cid:7)(cid:17)(cid:15)(cid:7)$(cid:7)(cid:8)(cid:28)(cid:15)%(cid:2)+(cid:11)(cid:28)(cid:9)(cid:28)(cid:8)%(cid:14)(cid:9)(cid:7) %(cid:7)(cid:8)(cid:20) ,(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15) (cid:2)(cid:21)(cid:2)(cid:28)(cid:15)"(cid:2)-(cid:29)(cid:2)"(cid:10)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:7)(cid:15)(cid:8)(cid:16)!"(cid:14)(cid:2)&(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:20)(cid:2)(cid:6)(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:2) (cid:11)(cid:28)(cid:16)(cid:16)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:14)#(cid:8)(cid:14)(cid:14)"(cid:2)(cid:4)(cid:20)(cid:29)/(cid:2)&&(cid:2)(cid:12)(cid:14)(cid:9)(cid:2) (cid:7)"(cid:14)(cid:20) (cid:23)(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:7)(cid:15)(cid:17)(cid:2)(cid:28)(cid:15)"(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:12)(cid:14)(cid:9)(cid:2)(cid:25)(cid:22)(cid:6)-(cid:2).(cid:29)(cid:23)(cid:20)/(cid:6)(cid:20) 0(cid:22)+1 0(cid:28) (cid:7)(cid:8)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:20)(cid:2)(cid:13)(cid:11)(cid:14)(cid:10)(cid:9)(cid:14)%(cid:7)(cid:8)(cid:28)(cid:16)(cid:16)(cid:18)(cid:2)(cid:14)#(cid:28)(cid:8)%(cid:2)(cid:31)(cid:28)(cid:16)!(cid:14)(cid:2) (cid:11)(cid:10))(cid:15)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14) (cid:20) (cid:26)-21 (cid:26)(cid:14)$(cid:14)(cid:9)(cid:14)(cid:15)(cid:8)(cid:14)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)’(cid:2)! !(cid:28)(cid:16)(cid:16)(cid:18)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14)’(cid:2)$(cid:10)(cid:9)(cid:2)(cid:7)(cid:15)$(cid:10)(cid:9)&(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:12)!(cid:9)(cid:12)(cid:10) (cid:14) (cid:2)(cid:10)(cid:15)(cid:16)(cid:18)(cid:20) (cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:8)(cid:11)(cid:15)(cid:10)(cid:16)(cid:10)(cid:17)(cid:18)(cid:21)(cid:9)(cid:28))(cid:7)(cid:15)(cid:17)+(cid:4)(cid:23)(cid:27)(cid:4)(cid:3)/0 DS21428E-page 30 © 2008 Microchip Technology Inc.

TC500/A/510/514 .2(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)(0(cid:13)(cid:19)(cid:19)(cid:31)(cid:9)"(cid:17)(cid:7)&%(cid:13)(cid:14)(cid:9)(cid:15)(cid:16)(cid:7)(cid:17)(cid:9)(cid:18)(cid:19)(cid:4)(cid:5)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20)"(cid:21)(cid:23)(cid:9)(cid:24)(cid:9)(cid:26)(cid:27)(cid:27)(cid:9)(cid:12)(cid:13)(cid:17)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) ("(cid:15)(cid:18)"# $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) N NOTE1 E1 1 2 3 D E A A2 L c A1 b1 b e eB 5(cid:15)(cid:7)% (cid:19)6+7-(cid:22) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:2)8(cid:7)&(cid:7)% (cid:6)(cid:19)6 69(cid:6) (cid:6)(cid:25): 6!&((cid:14)(cid:9)(cid:2)(cid:10)$(cid:2)(cid:30)(cid:7)(cid:15) 6 (cid:3)> (cid:30)(cid:7)%(cid:8)(cid:11) (cid:14) (cid:20)(cid:29)(cid:4)(cid:4)(cid:2)0(cid:22)+ (cid:13)(cid:10)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) (cid:25) < < (cid:20)(cid:3)(cid:4)(cid:4) (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:25)(cid:3) (cid:20)(cid:29)(cid:3)(cid:4) (cid:20)(cid:29),/ (cid:20)(cid:29)/(cid:4) 0(cid:28) (cid:14)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) (cid:25)(cid:29) (cid:20)(cid:4)(cid:29)/ < < (cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:11)(cid:10)!(cid:16)"(cid:14)(cid:9)(cid:2)=(cid:7)"%(cid:11) - (cid:20)(cid:3)(cid:24)(cid:4) (cid:20),(cid:29)(cid:4) (cid:20),,/ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)=(cid:7)"%(cid:11) -(cid:29) (cid:20)(cid:3)(cid:23)(cid:4) (cid:20)(cid:3)>/ (cid:20)(cid:3)(cid:24)/ 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) (cid:21) (cid:29)(cid:20),(cid:23)/ (cid:29)(cid:20),;/ (cid:29)(cid:20)(cid:23)(cid:4)(cid:4) (cid:13)(cid:7)(cid:12)(cid:2)%(cid:10)(cid:2)(cid:22)(cid:14)(cid:28)%(cid:7)(cid:15)(cid:17)(cid:2)(cid:30)(cid:16)(cid:28)(cid:15)(cid:14) 8 (cid:20)(cid:29)(cid:29)(cid:4) (cid:20)(cid:29),(cid:4) (cid:20)(cid:29)/(cid:4) 8(cid:14)(cid:28)"(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:8) (cid:20)(cid:4)(cid:4)> (cid:20)(cid:4)(cid:29)(cid:4) (cid:20)(cid:4)(cid:29)/ 5(cid:12)(cid:12)(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ((cid:29) (cid:20)(cid:4)(cid:23)(cid:4) (cid:20)(cid:4)/(cid:4) (cid:20)(cid:4)(cid:5)(cid:4) 8(cid:10))(cid:14)(cid:9)(cid:2)8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ( (cid:20)(cid:4)(cid:29)(cid:23) (cid:20)(cid:4)(cid:29)> (cid:20)(cid:4)(cid:3)(cid:3) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)(cid:26)(cid:10))(cid:2)(cid:22)(cid:12)(cid:28)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:2)* (cid:14)0 < < (cid:20)(cid:23),(cid:4) $(cid:30)%(cid:6)&’ (cid:29)(cid:20) (cid:30)(cid:7)(cid:15)(cid:2)(cid:29)(cid:2)(cid:31)(cid:7) !(cid:28)(cid:16)(cid:2)(cid:7)(cid:15)"(cid:14)#(cid:2)$(cid:14)(cid:28)%!(cid:9)(cid:14)(cid:2)&(cid:28)(cid:18)(cid:2)(cid:31)(cid:28)(cid:9)(cid:18)’(cid:2)(!%(cid:2)&! %(cid:2)((cid:14)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2))(cid:7)%(cid:11)(cid:7)(cid:15)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:11)(cid:28)%(cid:8)(cid:11)(cid:14)"(cid:2)(cid:28)(cid:9)(cid:14)(cid:28)(cid:20) (cid:3)(cid:20) *(cid:2)(cid:22)(cid:7)(cid:17)(cid:15)(cid:7)$(cid:7)(cid:8)(cid:28)(cid:15)%(cid:2)+(cid:11)(cid:28)(cid:9)(cid:28)(cid:8)%(cid:14)(cid:9)(cid:7) %(cid:7)(cid:8)(cid:20) ,(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15) (cid:2)(cid:21)(cid:2)(cid:28)(cid:15)"(cid:2)-(cid:29)(cid:2)"(cid:10)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:7)(cid:15)(cid:8)(cid:16)!"(cid:14)(cid:2)&(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:20)(cid:2)(cid:6)(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:2) (cid:11)(cid:28)(cid:16)(cid:16)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:14)#(cid:8)(cid:14)(cid:14)"(cid:2)(cid:20)(cid:4)(cid:29)(cid:4)?(cid:2)(cid:12)(cid:14)(cid:9)(cid:2) (cid:7)"(cid:14)(cid:20) (cid:23)(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:7)(cid:15)(cid:17)(cid:2)(cid:28)(cid:15)"(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:12)(cid:14)(cid:9)(cid:2)(cid:25)(cid:22)(cid:6)-(cid:2).(cid:29)(cid:23)(cid:20)/(cid:6)(cid:20) 0(cid:22)+1 0(cid:28) (cid:7)(cid:8)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:20)(cid:2)(cid:13)(cid:11)(cid:14)(cid:10)(cid:9)(cid:14)%(cid:7)(cid:8)(cid:28)(cid:16)(cid:16)(cid:18)(cid:2)(cid:14)#(cid:28)(cid:8)%(cid:2)(cid:31)(cid:28)(cid:16)!(cid:14)(cid:2) (cid:11)(cid:10))(cid:15)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14) (cid:20) (cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:8)(cid:11)(cid:15)(cid:10)(cid:16)(cid:10)(cid:17)(cid:18)(cid:21)(cid:9)(cid:28))(cid:7)(cid:15)(cid:17)+(cid:4)(cid:23)(cid:27)(cid:4)(cid:5)(cid:4)0 © 2008 Microchip Technology Inc. DS21428E-page 31

TC500/A/510/514 .2(cid:4)(cid:5)(cid:6)(cid:7)(cid:8)(cid:9)"(cid:17)(cid:7)&%(cid:13)(cid:14)(cid:9)((cid:12)(cid:7)(cid:17)(cid:17)(cid:9))(cid:16)%(cid:17)(cid:13)(cid:19)(cid:6)(cid:9)(cid:20))(cid:18)(cid:23)(cid:9)(cid:24)(cid:9)*(cid:13)(cid:8)(cid:6)+(cid:9),(cid:25)-(cid:27)(cid:9)(cid:12)(cid:12)(cid:9)(cid:29)(cid:30)(cid:8)(cid:31)(cid:9) ()(cid:18)(cid:10)# $(cid:30)%(cid:6)’ 2(cid:10)(cid:9)(cid:2)%(cid:11)(cid:14)(cid:2)&(cid:10) %(cid:2)(cid:8)!(cid:9)(cid:9)(cid:14)(cid:15)%(cid:2)(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)"(cid:9)(cid:28))(cid:7)(cid:15)(cid:17) ’(cid:2)(cid:12)(cid:16)(cid:14)(cid:28) (cid:14)(cid:2) (cid:14)(cid:14)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17)(cid:2)(cid:22)(cid:12)(cid:14)(cid:8)(cid:7)$(cid:7)(cid:8)(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2)(cid:28)%(cid:2) (cid:11)%%(cid:12)144)))(cid:20)&(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:20)(cid:8)(cid:10)&4(cid:12)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:7)(cid:15)(cid:17) D N E E1 NOTE1 1 2 3 e b h α h φ c A A2 L A1 L1 β 5(cid:15)(cid:7)% (cid:6)(cid:19)88(cid:19)(cid:6)-(cid:13)-(cid:26)(cid:22) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:2)8(cid:7)&(cid:7)% (cid:6)(cid:19)6 69(cid:6) (cid:6)(cid:25): 6!&((cid:14)(cid:9)(cid:2)(cid:10)$(cid:2)(cid:30)(cid:7)(cid:15) 6 (cid:3)> (cid:30)(cid:7)%(cid:8)(cid:11) (cid:14) (cid:29)(cid:20)(cid:3)(cid:5)(cid:2)0(cid:22)+ 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)7(cid:14)(cid:7)(cid:17)(cid:11)% (cid:25) < < (cid:3)(cid:20);/ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:25)(cid:3) (cid:3)(cid:20)(cid:4)/ < < (cid:22)%(cid:28)(cid:15)"(cid:10)$$(cid:2)(cid:2)* (cid:25)(cid:29) (cid:4)(cid:20)(cid:29)(cid:4) < (cid:4)(cid:20),(cid:4) 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)=(cid:7)"%(cid:11) - (cid:29)(cid:4)(cid:20),(cid:4)(cid:2)0(cid:22)+ (cid:6)(cid:10)(cid:16)"(cid:14)"(cid:2)(cid:30)(cid:28)(cid:8)3(cid:28)(cid:17)(cid:14)(cid:2)=(cid:7)"%(cid:11) -(cid:29) (cid:5)(cid:20)/(cid:4)(cid:2)0(cid:22)+ 9(cid:31)(cid:14)(cid:9)(cid:28)(cid:16)(cid:16)(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) (cid:21) (cid:29)(cid:5)(cid:20)(cid:24)(cid:4)(cid:2)0(cid:22)+ +(cid:11)(cid:28)&$(cid:14)(cid:9)(cid:2)@(cid:10)(cid:12)%(cid:7)(cid:10)(cid:15)(cid:28)(cid:16)A (cid:11) (cid:4)(cid:20)(cid:3)/ < (cid:4)(cid:20)(cid:5)/ 2(cid:10)(cid:10)%(cid:2)8(cid:14)(cid:15)(cid:17)%(cid:11) 8 (cid:4)(cid:20)(cid:23)(cid:4) < (cid:29)(cid:20)(cid:3)(cid:5) 2(cid:10)(cid:10)%(cid:12)(cid:9)(cid:7)(cid:15)% 8(cid:29) (cid:29)(cid:20)(cid:23)(cid:4)(cid:2)(cid:26)-2 2(cid:10)(cid:10)%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14)(cid:2)(cid:13)(cid:10)(cid:12) (cid:3) (cid:4)B < >B 8(cid:14)(cid:28)"(cid:2)(cid:13)(cid:11)(cid:7)(cid:8)3(cid:15)(cid:14) (cid:8) (cid:4)(cid:20)(cid:29)> < (cid:4)(cid:20),, 8(cid:14)(cid:28)"(cid:2)=(cid:7)"%(cid:11) ( (cid:4)(cid:20),(cid:29) < (cid:4)(cid:20)/(cid:29) (cid:6)(cid:10)(cid:16)"(cid:2)(cid:21)(cid:9)(cid:28)$%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14)(cid:2)(cid:13)(cid:10)(cid:12) (cid:4) /B < (cid:29)/B (cid:6)(cid:10)(cid:16)"(cid:2)(cid:21)(cid:9)(cid:28)$%(cid:2)(cid:25)(cid:15)(cid:17)(cid:16)(cid:14)(cid:2)0(cid:10)%%(cid:10)& (cid:5) /B < (cid:29)/B $(cid:30)%(cid:6)&’ (cid:29)(cid:20) (cid:30)(cid:7)(cid:15)(cid:2)(cid:29)(cid:2)(cid:31)(cid:7) !(cid:28)(cid:16)(cid:2)(cid:7)(cid:15)"(cid:14)#(cid:2)$(cid:14)(cid:28)%!(cid:9)(cid:14)(cid:2)&(cid:28)(cid:18)(cid:2)(cid:31)(cid:28)(cid:9)(cid:18)’(cid:2)(!%(cid:2)&! %(cid:2)((cid:14)(cid:2)(cid:16)(cid:10)(cid:8)(cid:28)%(cid:14)"(cid:2))(cid:7)%(cid:11)(cid:7)(cid:15)(cid:2)%(cid:11)(cid:14)(cid:2)(cid:11)(cid:28)%(cid:8)(cid:11)(cid:14)"(cid:2)(cid:28)(cid:9)(cid:14)(cid:28)(cid:20) (cid:3)(cid:20) *(cid:2)(cid:22)(cid:7)(cid:17)(cid:15)(cid:7)$(cid:7)(cid:8)(cid:28)(cid:15)%(cid:2)+(cid:11)(cid:28)(cid:9)(cid:28)(cid:8)%(cid:14)(cid:9)(cid:7) %(cid:7)(cid:8)(cid:20) ,(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15) (cid:2)(cid:21)(cid:2)(cid:28)(cid:15)"(cid:2)-(cid:29)(cid:2)"(cid:10)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:7)(cid:15)(cid:8)(cid:16)!"(cid:14)(cid:2)&(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:20)(cid:2)(cid:6)(cid:10)(cid:16)"(cid:2)$(cid:16)(cid:28) (cid:11)(cid:2)(cid:10)(cid:9)(cid:2)(cid:12)(cid:9)(cid:10)%(cid:9)! (cid:7)(cid:10)(cid:15) (cid:2) (cid:11)(cid:28)(cid:16)(cid:16)(cid:2)(cid:15)(cid:10)%(cid:2)(cid:14)#(cid:8)(cid:14)(cid:14)"(cid:2)(cid:4)(cid:20)(cid:29)/(cid:2)&&(cid:2)(cid:12)(cid:14)(cid:9)(cid:2) (cid:7)"(cid:14)(cid:20) (cid:23)(cid:20) (cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:7)(cid:15)(cid:17)(cid:2)(cid:28)(cid:15)"(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:7)(cid:15)(cid:17)(cid:2)(cid:12)(cid:14)(cid:9)(cid:2)(cid:25)(cid:22)(cid:6)-(cid:2).(cid:29)(cid:23)(cid:20)/(cid:6)(cid:20) 0(cid:22)+1 0(cid:28) (cid:7)(cid:8)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)(cid:20)(cid:2)(cid:13)(cid:11)(cid:14)(cid:10)(cid:9)(cid:14)%(cid:7)(cid:8)(cid:28)(cid:16)(cid:16)(cid:18)(cid:2)(cid:14)#(cid:28)(cid:8)%(cid:2)(cid:31)(cid:28)(cid:16)!(cid:14)(cid:2) (cid:11)(cid:10))(cid:15)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14) (cid:20) (cid:26)-21 (cid:26)(cid:14)$(cid:14)(cid:9)(cid:14)(cid:15)(cid:8)(cid:14)(cid:2)(cid:21)(cid:7)&(cid:14)(cid:15) (cid:7)(cid:10)(cid:15)’(cid:2)! !(cid:28)(cid:16)(cid:16)(cid:18)(cid:2))(cid:7)%(cid:11)(cid:10)!%(cid:2)%(cid:10)(cid:16)(cid:14)(cid:9)(cid:28)(cid:15)(cid:8)(cid:14)’(cid:2)$(cid:10)(cid:9)(cid:2)(cid:7)(cid:15)$(cid:10)(cid:9)&(cid:28)%(cid:7)(cid:10)(cid:15)(cid:2)(cid:12)!(cid:9)(cid:12)(cid:10) (cid:14) (cid:2)(cid:10)(cid:15)(cid:16)(cid:18)(cid:20) (cid:6)(cid:7)(cid:8)(cid:9)(cid:10)(cid:8)(cid:11)(cid:7)(cid:12)(cid:13)(cid:14)(cid:8)(cid:11)(cid:15)(cid:10)(cid:16)(cid:10)(cid:17)(cid:18)(cid:21)(cid:9)(cid:28))(cid:7)(cid:15)(cid:17)+(cid:4)(cid:23)(cid:27)(cid:4)/(cid:3)0 DS21428E-page 32 © 2008 Microchip Technology Inc.

TC500/A/510/514 APPENDIX A: REVISION HISTORY Revision E (November 2008) • Updated Section10.0 “Packaging Informa- tion”. Revision D (January 2006) • Undocumented changes. Revision C (January 2004) • Undocumented changes. Revision B (May 2002) • Undocumented changes. Revision A (March 2001) • Initial release of this document. © 2008 Microchip Technology Inc. DS21428E-page 33

TC500/A/510/514 NOTES: DS21428E-page 34 © 2008 Microchip Technology Inc.

TC500/A/510/514 PRODUCT IDENTIFICATION SYSTEM To order or obtain information, e.g., on pricing or delivery, refer to the factory or the listed sales office. PART NO. X /XX Examples: Device Temperature Package a) TC500ACOE: Commercial Temp., Range 16LD SOIC package. b) TC500ACOE713: Commercial Temp., 16LD SOIC package, Tape and Reel. Device TC500 16 Bit Analog Processor c) TC500ACPE: Commercial Temp., TC500A 16 Bit Analog Processor 16LD PDIP package. TC510 Precision Analog Front End d) TC500AIJE: Industrial Temp., TC514 Precision Analog Front End 16LD CERDIP package. a) TC500COE: Commercial Temp., Temperature Range C = 0°C to +70°C (Commercial) 16LD SOIC package. I = 25°C to +85°C (Industrial) b) TC500COE713: Commercial Temp., 16LD SOIC package, Tape and Reel. Package JE = Ceramic Dual In-line, (300 mil Body), 16-lead c) TC500CPE: Commercial Temp., PE = Plastic DIP, (300 mil Body), 16-lead 16LD PDIP package. OE = Plastic SOIC, (300 mil Body), 16-lead d) TC500IJE: Industrial Temp., OE713 = Plastic SOIC, (300 mil Body), 16-lead 16LD CERDIP package. (Tape and Reel) PF = Plastic DIP, (300 mil Body), 24-lead a) TC510COG: Commercial Temp., OG = Plastic SOIC, (300 mil Body), 24-lead 24LD PDIP package. OG713 = Plastic SOIC, (300 mil Body), 24-lead b) TC510COG713: Commercial Temp., (Tape and Reel) 24LD PDIP package, PJ = Plastic DIP, (300 mil Body), 28-lead Tape and Reel. OI = Plastic SOIC, (300 mil Body), 28-lead c) TC510CPF: Commercial Temp., OI713 = Plastic SOIC, (300 mil Body), 28-lead 24LD PDIP package. (Tape and Reel) a) TC514COI: Commercial Temp., 28LD PDIP package. b) TC514COI713: Commercial Temp., 28LD PDIP package, Tape and Reel. c) TC514CPJ: Commercial Temp., 28LD PDIP package. © 2008 Microchip Technology Inc. DS21428E-page 35

TC500/A/510/514 NOTES: DS21428E-page 36 © 2008 Microchip Technology Inc.

Note the following details of the code protection feature on Microchip devices: • Microchip products meet the specification contained in their particular Microchip Data Sheet. • Microchip believes that its family of products is one of the most secure families of its kind on the market today, when used in the intended manner and under normal conditions. • There are dishonest and possibly illegal methods used to breach the code protection feature. All of these methods, to our knowledge, require using the Microchip products in a manner outside the operating specifications contained in Microchip’s Data Sheets. Most likely, the person doing so is engaged in theft of intellectual property. • Microchip is willing to work with the customer who is concerned about the integrity of their code. • Neither Microchip nor any other semiconductor manufacturer can guarantee the security of their code. Code protection does not mean that we are guaranteeing the product as “unbreakable.” Code protection is constantly evolving. We at Microchip are committed to continuously improving the code protection features of our products. Attempts to break Microchip’s code protection feature may be a violation of the Digital Millennium Copyright Act. If such acts allow unauthorized access to your software or other copyrighted work, you may have a right to sue for relief under that Act. Information contained in this publication regarding device Trademarks applications and the like is provided only for your convenience The Microchip name and logo, the Microchip logo, Accuron, and may be superseded by updates. It is your responsibility to dsPIC, KEELOQ, KEELOQ logo, MPLAB, PIC, PICmicro, ensure that your application meets with your specifications. PICSTART, rfPIC, SmartShunt and UNI/O are registered MICROCHIP MAKES NO REPRESENTATIONS OR trademarks of Microchip Technology Incorporated in the WARRANTIES OF ANY KIND WHETHER EXPRESS OR U.S.A. and other countries. IMPLIED, WRITTEN OR ORAL, STATUTORY OR OTHERWISE, RELATED TO THE INFORMATION, FilterLab, Linear Active Thermistor, MXDEV, MXLAB, INCLUDING BUT NOT LIMITED TO ITS CONDITION, SEEVAL, SmartSensor and The Embedded Control Solutions QUALITY, PERFORMANCE, MERCHANTABILITY OR Company are registered trademarks of Microchip Technology FITNESS FOR PURPOSE. Microchip disclaims all liability Incorporated in the U.S.A. arising from this information and its use. Use of Microchip Analog-for-the-Digital Age, Application Maestro, CodeGuard, devices in life support and/or safety applications is entirely at dsPICDEM, dsPICDEM.net, dsPICworks, dsSPEAK, ECAN, the buyer’s risk, and the buyer agrees to defend, indemnify and ECONOMONITOR, FanSense, In-Circuit Serial hold harmless Microchip from any and all damages, claims, Programming, ICSP, ICEPIC, Mindi, MiWi, MPASM, MPLAB suits, or expenses resulting from such use. No licenses are Certified logo, MPLIB, MPLINK, mTouch, PICkit, PICDEM, conveyed, implicitly or otherwise, under any Microchip PICDEM.net, PICtail, PIC32 logo, PowerCal, PowerInfo, intellectual property rights. PowerMate, PowerTool, REAL ICE, rfLAB, Select Mode, Total Endurance, WiperLock and ZENA are trademarks of Microchip Technology Incorporated in the U.S.A. and other countries. SQTP is a service mark of Microchip Technology Incorporated in the U.S.A. All other trademarks mentioned herein are property of their respective companies. © 2008, Microchip Technology Incorporated, Printed in the U.S.A., All Rights Reserved. Printed on recycled paper. Microchip received ISO/TS-16949:2002 certification for its worldwide headquarters, design and wafer fabrication facilities in Chandler and Tempe, Arizona; Gresham, Oregon and design centers in California and India. The Company’s quality system processes and procedures are for its PIC® MCUs and dsPIC® DSCs, KEELOQ® code hopping devices, Serial EEPROMs, microperipherals, nonvolatile memory and analog products. In addition, Microchip’s quality system for the design and manufacture of development systems is ISO 9001:2000 certified. © 2008 Microchip Technology Inc. DS21428E-page 37

WORLDWIDE SALES AND SERVICE AMERICAS ASIA/PACIFIC ASIA/PACIFIC EUROPE Corporate Office Asia Pacific Office India - Bangalore Austria - Wels 2355 West Chandler Blvd. Suites 3707-14, 37th Floor Tel: 91-80-4182-8400 Tel: 43-7242-2244-39 Chandler, AZ 85224-6199 Tower 6, The Gateway Fax: 91-80-4182-8422 Fax: 43-7242-2244-393 Tel: 480-792-7200 Harbour City, Kowloon India - New Delhi Denmark - Copenhagen Fax: 480-792-7277 Hong Kong Tel: 91-11-4160-8631 Tel: 45-4450-2828 Technical Support: Tel: 852-2401-1200 Fax: 91-11-4160-8632 Fax: 45-4485-2829 http://support.microchip.com Web Address: Fax: 852-2401-3431 India - Pune France - Paris www.microchip.com Australia - Sydney Tel: 91-20-2566-1512 Tel: 33-1-69-53-63-20 Tel: 61-2-9868-6733 Fax: 33-1-69-30-90-79 Fax: 91-20-2566-1513 Atlanta Fax: 61-2-9868-6755 Germany - Munich Duluth, GA Japan - Yokohama China - Beijing Tel: 49-89-627-144-0 Tel: 678-957-9614 Tel: 81-45-471- 6166 Tel: 86-10-8528-2100 Fax: 49-89-627-144-44 Fax: 678-957-1455 Fax: 81-45-471-6122 Fax: 86-10-8528-2104 Italy - Milan Boston Korea - Daegu Westborough, MA China - Chengdu Tel: 82-53-744-4301 Tel: 39-0331-742611 Tel: 774-760-0087 Tel: 86-28-8665-5511 Fax: 82-53-744-4302 Fax: 39-0331-466781 Fax: 774-760-0088 Fax: 86-28-8665-7889 Korea - Seoul Netherlands - Drunen Chicago China - Hong Kong SAR Tel: 82-2-554-7200 Tel: 31-416-690399 Itasca, IL Tel: 852-2401-1200 Fax: 82-2-558-5932 or Fax: 31-416-690340 Tel: 630-285-0071 Fax: 852-2401-3431 82-2-558-5934 Spain - Madrid Fax: 630-285-0075 China - Nanjing Malaysia - Kuala Lumpur Tel: 34-91-708-08-90 Dallas Tel: 86-25-8473-2460 Tel: 60-3-6201-9857 Fax: 34-91-708-08-91 Addison, TX Fax: 86-25-8473-2470 Fax: 60-3-6201-9859 UK - Wokingham Tel: 972-818-7423 China - Qingdao Malaysia - Penang Tel: 44-118-921-5869 Fax: 972-818-2924 Tel: 86-532-8502-7355 Tel: 60-4-227-8870 Fax: 44-118-921-5820 Detroit Fax: 86-532-8502-7205 Fax: 60-4-227-4068 Farmington Hills, MI China - Shanghai Philippines - Manila Tel: 248-538-2250 Tel: 86-21-5407-5533 Tel: 63-2-634-9065 Fax: 248-538-2260 Fax: 86-21-5407-5066 Fax: 63-2-634-9069 Kokomo China - Shenyang Singapore Kokomo, IN Tel: 86-24-2334-2829 Tel: 65-6334-8870 Tel: 765-864-8360 Fax: 86-24-2334-2393 Fax: 65-6334-8850 Fax: 765-864-8387 China - Shenzhen Taiwan - Hsin Chu Los Angeles Tel: 86-755-8203-2660 Tel: 886-3-572-9526 Mission Viejo, CA Fax: 86-755-8203-1760 Fax: 886-3-572-6459 Tel: 949-462-9523 Fax: 949-462-9608 China - Wuhan Taiwan - Kaohsiung Tel: 86-27-5980-5300 Tel: 886-7-536-4818 Santa Clara Fax: 86-27-5980-5118 Fax: 886-7-536-4803 Santa Clara, CA China - Xiamen Taiwan - Taipei Tel: 408-961-6444 Tel: 86-592-2388138 Tel: 886-2-2500-6610 Fax: 408-961-6445 Fax: 86-592-2388130 Fax: 886-2-2508-0102 Toronto China - Xian Thailand - Bangkok Mississauga, Ontario, Tel: 86-29-8833-7252 Tel: 66-2-694-1351 Canada Fax: 86-29-8833-7256 Fax: 66-2-694-1350 Tel: 905-673-0699 Fax: 905-673-6509 China - Zhuhai Tel: 86-756-3210040 Fax: 86-756-3210049 01/02/08 DS21428E-page 38 © 2008 Microchip Technology Inc.