700 MHz至2700 MHz接收混频器， 集成IF DGA、小数N分频PLL和VCO ADRF6620 产品特性 功能框图 集成式小数N分频锁相环(PLL) +– TT UU RF输入频率范围：700 MHz至2700 MHz MXOMXOFIN+FIN– 内部本振(LO)频率范围：350 MHz至2850 MHz II IFOUT1– 输入P1dB：17 dBm RFIN0 IFOUT1+ RFIN1 IFOUT2– 输出IP3：45 dBm RFIN2 IFOUT2+ 单刀四掷(SP4T) RF输入开关 RFIN3 LOIN+ 数字步进衰减器(DSA)范围：0 dB至15 dB ÷8 LOIN– 集多成核式集R成F式可压调控谐振巴荡伦器，(允VC许O单) 端50 Ω输入 REFIN ÷÷×421 P+FD CPHUAMRPGECPVTUNE ÷÷14,, ÷÷28, ×2 数字可编程可变增益放大器(DGA) LOIN+ LOIN– −3 dB带宽：>600 MHz N = INT +FRAC ÷2 VTUNE MOD CP 150 Ω IF输出平衡阻抗 可通过三线式串行端口接口(SPI)进行编程 MUXOUT LVOPTCAKT_DET 2L.D5 OV INTSPEEORRRFIAATLCE VLDCOO L3.D3OV 5 V单电源 0 1 2 SKO 4 1 应用 RFSW RFSW DECL CSCLSDI DECL DECL 11489-001 无线接收器 图1. 数字预失真(DPD)接收器 概述 ADRF6620提供两种备用方式产生差分LO输入信号：从外 ADRF6620是一款高度集成的有源混频器和频率合成器， 部通过高频低相位噪声LO信号产生，或从内部通过片内小 非常适合用于无线接收器子系统中。该器件功能丰富，内 数N分频PLL频率合成器产生。集成式频率合成器的连续 置一个高线性度宽带有源混频器、一个集成式小数N分频 LO覆盖范围为350 MHz至2850 MHz。由于基准频率值在传 PLL、低相位噪声多核VCO，以及IF DGA。此外，ADRF6620 递至鉴频鉴相器(PFD)之前能够通过除法和乘法模块将其 还集成了4:1 RF开关、一个片内可调谐RF巴伦、可编程RF 增加或减少至期望值，因此PLL基准电压源输入可支持较 衰减器和低压差(LDO)稳压器。该高度集成的器件适用于 宽的频率范围。 7 mm x 7 mm小尺寸解决方案。 集成式高线性度DGA以0.5 dB的步进提供3 dB至15 dB的额外 高度隔离的4:1 RF开关和片内可调谐RF巴伦使ADRF6620支 增益范围，驱动模数转换器(ADC)时灵活性极高。 持4个单端50 Ω端接RF输入。可编程衰减器确保高线性度混 频器内核具有最佳的RF输入驱动电平。集成式DSA提供的 ADRF6620采用先进的硅锗BiCMOS工艺制造，提供48引 衰减范围为0 dB至15 dB，步进为1 dB。 脚、裸露焊盘、符合RoHS标准的7 mm x 7 mm LFCSP封 装。额定温度范围为−40°C至+85°C。 Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Tel: 781.329.4700 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。

ADRF6620 目录 产品特性.........................................................................................1 串行端口接口(SPI)................................................................27 应用..................................................................................................1 基本连接..................................................................................28 功能框图.........................................................................................1 RF输入巴伦插入损耗优化..................................................30 概述..................................................................................................1 IP3和噪声系数优化..............................................................31 修订历史.........................................................................................2 中间级滤波要求.....................................................................35 技术规格.........................................................................................3 IF DGA与负载的关系...........................................................38 RF输入至IF DGA输出系统规格..........................................3 ADC接口.................................................................................39 频率合成器/PLL规格..............................................................4 功耗模式..................................................................................40 RF输入至混频器输出规格....................................................6 布局布线..................................................................................40 IF DGA规格..............................................................................7 寄存器映射...................................................................................41 数字逻辑规格...........................................................................8 寄存器地址描述..........................................................................42 绝对最大额定值............................................................................9 寄存器0x00；复位：0x00000；名称：SOFT_RESET....42 热阻............................................................................................9 寄存器0x01；复位：0x8B7F；名称：Enables................42 ESD警告.....................................................................................9 寄存器0x02；复位：0x0058；名称： INT_DIV.............43 引脚配置和功能描述.................................................................10 寄存器0x03；复位：0x0250；名称： FRAC_DIV.........43 典型性能参数..............................................................................11 寄存器0x04；复位：0x0600；名称： MOD_DIV..........43 RF输入至DGA输出系统性能.............................................11 寄存器0x20；复位：0x0C26；名称： CP_CTL.............44 锁相环(PLL)............................................................................13 寄存器0x21；复位：0x0003；名称： PFD_CTL...........45 RF输入至混频器输出性能..................................................17 寄存器0x22；复位：0x000A；名称： FLO_CTL..........46 IF DGA.....................................................................................20 寄存器0x23；复位：0x0000；名称： DGA_CTL.........47 杂散性能..................................................................................22 寄存器0x30；复位：0x00000；名称： BALUN_CTL...48 工作原理.......................................................................................24 寄存器0x31；复位：0x08EF；名称： MIXER_CTL.....48 RF输入开关.............................................................................24 寄存器0x40；复位：0x0010；名称： PFD_CTL2.........49 可调谐巴伦.............................................................................25 寄存器0x42；复位：0x000E；名称： DITH_CTL1......50 RF数字步进衰减器(DSA)....................................................25 寄存器0x43；复位：0x0001；名称： DITH_CTL2......50 有源混频器.............................................................................25 外形尺寸.......................................................................................51 数字可编程可变增益放大器(DGA)..................................25 订购指南..................................................................................51 LO生成模块............................................................................26 修订历史 2013年7月—修订版0：初始版 Rev. 0 | Page 2 of 52

ADRF6620 技术规格 除非另有说明，VCCx = 5 V，T = 25°C。 A 表1. 参数 测试条件/注释 最小 值 典型 值 最大 值 单位 LO输入 内部LO频率范围 350 2850 MHz 外部LO频率范围 LO_DIV_A = 00 350 3200 MHz LO输入电平 −6 0 +6 dBm LO输入阻抗 50 Ω RF输入 输入频率 700 2700 MHz 输入回损 12 dB 输入阻抗 50 Ω RF数字步进衰减 器 衰减范围 Step size = 1 dB 0 15 dB 电源 4.75 5.0 5.25 V 功耗 LO输出缓冲器禁用 外部LO + IF DGA使能 1.3 W 内部LO + IF DGA使能 1.7 W 仅IF DGA使能 0.6 W 掉电电流 6 mA RF输入至IF DGA输出系统规格 除非另有说明，VCCx = 5 V，T = 25°C，高端LO抑制，f = 200 MHz，内部LO频率，IF DGA输出负载 = 150 Ω，带三阶低通滤波 A IF 器的2 V p-p差分输出。关于实现最高线性度的混频器设置，参见表16。结果中已消除输入和输出走线及巴伦的所有损耗 表2. RF开关 + 巴伦 + RF衰减器 + 混频器 + IF DGA 参数 测试条件/注释 最小 值 典型 值 最大 值 单位 fRF = 900 MHz时的动态性能 fIF = 200 MHz 电压转换增益 12 dB 输出P1dB 18 dBm 输出IP3 各输出信号音1 V p-p，信号音间隔1 MHz 43 dBm 输出IP2 各输出信号音1 V p-p，信号音间隔1 MHz 78 dBm 噪声系数 噪声系数优化 16 dB fRF = 1900 MHz时的动态性能 fIF = 200 MHz 电压转换增益 11 dB 输出P1dB 18 dBm 输出IP3 各输出信号音1 V p-p，信号音间隔1 MHz 45 dBm 输出IP2 各输出信号音1 V p-p，信号音间隔1 MHz 75 dBm 噪声系数 噪声系数优化 18.5 dB fRF = 2100 MHz时的动态性能 fIF = 200 MHz dB 电压转换增益 10.5 dBm 输出P1dB 18 dBm 输出IP3 各输出信号音1 V p-p，信号音间隔1 MHz 45 dBm 输出IP2 各输出信号音1 V p-p，信号音间隔1 MHz 66 dBm 噪声系数 噪声系数优化 19 dB fRF = 2700 MHz时的动态性能 fIF = 200 MHz 电压转换增益 9 dB 输出P1dB 18 dBm 输出IP3 各输出信号音1 V p-p，信号音间隔1 MHz 44 dBm 输出IP2 各输出信号音1 V p-p，信号音间隔1 MHz 74 dBm 噪声系数 噪声系数优化 21 dB Rev. 0 | Page 3 of 52

ADRF6620 频率合成器/PLL规格 除非另有说明，VCCx = 5 V，T = 25°C，f = 153.6 MHz，f 功率 = 4 dBm，f = 38.4 MHz，环路滤波器带宽 = 120 kHz。 A REF REF PFD 表3. 参数 测试条件/注释 最小 值 典型 值最大值 单位 PLL参考 PLL参考频率 12 464 MHz PLL参考电平 PLL锁定条件 −15 +4 +14 dBm PFD频率 24 58 MHz 内部VCO范围 2800 5700 MHz 开环VCO相位噪声 VTUNE = 2 V, LO_DIV_A = 00 f = 3.4 GHz 1 kHz偏移 −39 dBc/Hz VCO2 10 kHz偏 移 −81 dBc/Hz 100 kHz偏 移 −103 dBc/Hz 800 kHz偏 移 −123 dBc/Hz 1 MHz偏 移 −125 dBc/Hz 6 MHz偏 移 −143 dBc/Hz 10 MHz偏 移 −147 dBc/Hz 40 MHz偏 移 −155 dBc/Hz VCO灵敏度(K ) 88 MHz/V V f = 4.6 GHz 1 kHz偏 移 −39 dBc/Hz VCO1 10 kHz偏 移 −74 dBc/Hz 100 kHz偏 移 −101 dBc/Hz 800 kHz偏 移 −123 dBc/Hz 1 MHz偏 移 −125 dBc/Hz 6 MHz偏 移 −143 dBc/Hz 10 MHz偏 移 −147 dBc/Hz 40 MHz偏 移 −156 dBc/Hz VCO灵敏度(K ) 89 MHz/V V f = 5.5 GHz 1 kHz偏 移 −39 dBc/Hz VCO0 10 kHz偏 移 −69 dBc/Hz 100 kHz偏 移 −99 dBc/Hz 800 kHz偏 移 −121 dBc/Hz 1 MHz偏 移 −124 dBc/Hz 6 MHz偏 移 −142 dBc/Hz 10 MHz偏 移 −146 dBc/Hz 40 MHz偏 移 −155 dBc/Hz VCO灵敏度(K ) 72 MHz/V V 频率合成器规格 在LO输出端测量，LO_DIV_A = 01 f = 1.710 GHz, f = 3.420 GHz f = 153.6 MHz, f = 38.4 MHz, 120 kHz环路滤波器 LO VCO2 REF PFD f 杂散 f × 1 −83 dBc PFD PFD f × 2 −89 dBc PFD f × 3 −90 dBc PFD f × 4 −93 dBc PFD 闭环相位噪声 1 kHz 偏移 −97 dBc/Hz 10 kHz 偏移 −110 dBc/Hz 100 kHz 偏移 −107 dBc/Hz 800 kHz 偏移 −128 dBc/Hz 1 MHz 偏移 −132 dBc/Hz 6 MHz 偏移 −144 dBc/Hz 10 MHz 偏移 −152 dBc/Hz 40 MHz 偏移 −158 dBc/Hz 积分相位噪声 积分带宽10 kHz到40 MHz 0.21 ° rms 品质因数(FOM)1 −222 dBc/Hz Rev. 0 | Page 4 of 52

ADRF6620 参数 测试条件/注释 最小 值 典型 值最大值 单位 f = 2.305 GHz, f = 4.610 GHz LO VCO1 f 杂散 f × 1 −84 dBc PFD PFD f × 2 −87 dBc PFD f × 3 −91 dBc PFD f × 4 −92 dBc PFD 闭环相位噪声 1 kHz偏 移 −93 dBc/Hz 10 kHz偏 移 105 dBc/Hz 100 kHz偏 移 −103 dBc/Hz 800 kHz偏 移 −116 dBc/Hz 1 MHz偏 移 −130 dBc/Hz 6 MHz偏 移 −144 dBc/Hz 10 MHz偏 移 −152 dBc/Hz 40 MHz偏 移 −156 dBc/Hz 积分相位噪声 积分带宽10 kHz到40 MHz 0.3 ° rms 品质因数1 −222 dBc/Hz f = 2.75 GHz, f = 5.5 GHz LO VCO2 f 杂散 f × 1 −82 dBc PFD PFD f × 2 −88 dBc PFD f × 3 −93 dBc PFD f × 4 −96 dBc PFD 闭环相位噪声 1 kHz偏 移 −93 dBc/Hz 10 kHz偏 移 −101 dBc/Hz 100 kHz偏 移 −99 dBc/Hz 800 kHz偏 移 −122 dBc/Hz 1 MHz偏 移 −128 dBc/Hz 6 MHz偏 移 −144 dBc/Hz 10 MHz偏 移 −151 dBc/Hz 40 MHz偏 移 −154 dBc/Hz 积分相位噪声 积分带宽10 kHz到40 MHz 0.38 ° rms 品质因数1 −222 dBc/Hz 1 品质因数(FOM)的计算方法为：相位噪声(dBc/Hz) – 10 log 10(f ) – 20 log 10(f /f )。FOM在整个LO范围内测量，条件：f = 160 MHz，f 功率 = 4 dBm(压 PFD LO PFD REF REF 摆率500 V/μs，40 MHz f )。FOM在50 kHz偏移下计算。 PFD Rev. 0 | Page 5 of 52

ADRF6620 RF输入至混频器输出规格 除非另有说明，VCCx = 5 V，T = 25°C，高端LO抑制，f = 200 MHz，外部LO频率，RF衰减 = 0 dB。混频器设置针对最高线 A IF 性度而配置(参见表16)。结果中已消除输入和输出走线及巴伦的所有损耗。 表4. RF开关 + 巴伦 + RF衰减器 + 混频器 参数 测试条件/注释 最小值 典型值 最大值 单位 电压增益 差分255 Ω负载 −4 dB 混频器输出阻抗 差分(见图87) 255 Ω f = 900 MHz时的动态性能 RF 电压转换增益 −2 dB 输入P1dB 17 dBm 输入IP3 每个输入信号音−5 dBm，信号音间隔1 MHz 40 dBm 输入IP2 每个输入信号音−5 dBm，信号音间隔1 MHz 65 dBm 噪声系数 15 dB LO至RF泄露 −70 dBm RF至LO泄漏 −60 dBc LO至IF泄漏 −32 dBm RF至IF泄漏 相对于0 dBm RF输入功率 −45 dBc 隔离1 RFIN0与RFIN3之间的隔离 −52 dBc f = 1900 MHz时的动态性能 RF 电压转换增益 −3 dB 输入P1dB 17 dBm 输入IP3 每个输入信号音−5 dBm，信号音间隔1 MHz 40 dBm 输入IP2 每个输入信号音−5 dBm，信号音间隔1 MHz 62 dBm 噪声系数 17 dB LO至RF泄露 −60 dBm RF至LO泄漏 −50 dBc LO至IF泄漏 −35 dBm RF至IF泄漏 相对于0 dBm RF输入功率 −43 dBc 隔离1 RFIN0与RFIN3之间的隔离 f = 2100 MHz时的动态性能 RF 电压转换增益 −3.5 dB 输入P1dB 18 dBm 输入IP3 每个输入信号音−5 dBm，信号音间隔1 MHz 40 dBm 输入IP2 每个输入信号音−5 dBm，信号音间隔1 MHz 54.5 dBm 噪声系数 18 dB LO至RF泄露 −60 dBm RF至LO泄漏 −40 dBc LO至IF泄漏 −35 dBm RF至IF泄漏 相对于0 dBm RF输入功率 −40 dBc 隔离1 RFIN0与RFIN3之间的隔离 f = 2700 MHz时的动态性能 RF 电压转换增益 −4.7 dB 输入P1dB 19 dBm 输入IP3 每个输入信号音−5 dBm，信号音间隔1 MHz 40 dBm 输入IP2 每个输入信号音−5 dBm，信号音间隔1 MHz 56 dBm 噪声系数 21 dB LO至RF泄露 −60 dBm RF至LO泄漏 −45 dBc LO至IF泄漏 −40 dBm RF至IF泄漏 相对于0 dBm RF输入功率 −42 dBc 隔离1 RFIN0与RFIN3之间的隔离 −41 dBc 1 RF输入之间的隔离。输入信号施加于RFIN0，RFIN1至RFIN3则用50 Ω电阻端接。IF信号幅度在混频器输出端测量。然后配置RFIN3的内部开关，馈通用相对于基 波的变化来衡量。 Rev. 0 | Page 6 of 52

ADRF6620 IF DGA规格 除非另有说明，VCCx = 5 V，T = 25°C，R = R = 150 Ω差分，f = 200 MHz，2 V p-p差分输出。结果中已消除输入和输出 A S L IF 走线及巴伦的所有损耗。 表5. 参数 测试条件/注释 最小 值 典型 值 最大 值 单位 带宽 −1 dB带宽 V = 2 V p-p 500 MHz OUT −3 dB带宽 V = 2 V p-p 700 MHz OUT 压摆率 5.5 V/ns 输入级 输入P1dB 最小增益 17 dBm 输入阻抗 150 Ω 共模输入电压 1.5 V 共模抑制比(CMRR) 50 dB 增益 功率/电压增益，步长 = 0.5 dB 3 15 dB 增益平坦度 50 MHz < f < 200 MHz 0.2 dB C 增益一致性误差 ±0.1 dB 增益温度灵敏度 0.008 dB/C 增益步进响应 15 ns 输出级 输出P1dB 18 dBm 输出阻抗 参见图88 150 Ω 200 MHz时的噪声/谐波性能 输出IP3 各输出信号音1 V p-p，信号音间隔1 MHz 45 dBm 输出IP2 各输出信号音1 V p-p，信号音间隔1 MHz 63 dBm HD2 VOUT = 2 V p-p −87 dBc HD3 VOUT = 2 V p-p −84 dBc 噪声系数 10 dB Rev. 0 | Page 7 of 52

ADRF6620 数字逻辑规格 表6. 参数 符号 测试条件/注释 最小值 典型值 最大值 单位 串行端口接口时序 输入高电压 V 1.4 V IH 输入低电压 V 0.70 V IL 高输出电压 V I = −100 µA 2.3 V OH OH 低输出电压 V I = +100 µA 0.2 V OL OL 串行时钟周期 t 38 ns SCLK 数据与SCLK上升沿之间的建立时间 t 8 ns DS 数据与SCLK上升沿之间的保持时间 t 8 ns DH CS下降沿与SCLK之间的建立时间 t 10 ns S CS上升沿与SCLK之间的保持时间 t 10 ns H 可以处于逻辑高电平状态的最短周期SCLK t 10 ns HIGH 可以处于逻辑低电平状态的最短周期SCLK t 10 ns LOW 读操作的SCLK下降沿与输出数据有效之间的最大延迟时间 t 231 ns ACCESS CS停用与SDIO总线返回高阻态之间的最大延迟时间 t 5 ns Z 时序图 tDS tHIGH tSCLK tH tS tDH tLOW tACCESS CS SCLK DON'T CARE DON'T CARE SDIO DON'T CARE A6 A5 A4 A3 A2 A1 A0 R/W D15 D14 D13 D3 D2 D1 D0 DONtZ'T CARE 11489-002 图2. 串行端口接口时 序 Rev. 0 | Page 8 of 52

ADRF6620 绝对最大额定值 热阻 表7. 参数 额定值 表8. 热阻 VCCx −0.5 V至+5.5 V 封装类型 θJC 单位 RFSW0, RFSW1 −0.3 V至+3.6 V 48引脚 LFCSP 1.62 °C/W RFIN0, RFIN1, RFIN2, RFIN3 20 dBm LOIN−, LOIN+ 16 dBm ESD警告 REFIN −0.3 V至+3.6 V IFIN−, IFIN+ −1.2 V至+3.6 V ESD(静电放电)敏感器件。 CS, SCLK, SDIO −0.3 V至+3.6 V 带电器件和电路板可能会在没有察觉的情况下放电。尽 VTUNE −0.3 V至+3.6 V 管本产品具有专利或专有保护电路，但在遇到高能量 工作温度范围 −40°C至+85°C ESD时，器件可能会损坏。因此，应当采取适当的ESD 存储温度范围 −65°C至+150°C 防范措施，以避免器件性能下降或功能丧失。 最高结温 150°C 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 他超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 Rev. 0 | Page 9 of 52

ADRF6620 引脚配置和功能描述 T GNDVTUNEDECL4LOIN+LOIN–MUXOUSDIOSCLKCSRFSW1RFSW0DECL3 876543210987 444444444333 VCC1 1 36GND PIN 1 DECL1 2 INDICATOR 35RFIN0 CP 3 34GND GND 4 33GND GND 5 32RFIN1 REFIN 6 ADRF6620 31GND DECL2 7 TOP VIEW 30GND IFOUT1+ 8 (Not to Scale) 29RFIN2 IFOUT1– 9 28GND IFOUT2+10 27GND IFOUT2–11 26RFIN3 VCC212 25GND 131415161718192021222324 34–+D+–D+–D5 VCCVCCIFINIFINGNXOUTXOUTGNOOUTOOUTGNVCC MM LL N1 . O TPTHLEAES NEEX PWOITSHE DLOPAWD T MHUESRTM ABLE ICMOPNENDEACNTCEED. TO A GROUND 11489-003 图3. 引脚配置 表9. 引脚功能描述1 引脚编号 引脚名称 说明 1, 12, 13, 14, 24 VCC1, VCC2, VCC3, 5 V电源。使用100 pF和0.1 μF电容将所有电源引脚去耦至地。去耦电容靠近这些引脚 VCC4, VCC5 放置。 2, 7, 37, 46 DECL1, DECL2, 使用100 pF、0.1 μF和10 µF电容将所有DECLx引脚去耦至地。去耦电容靠近这些引脚 DECL3, DECL4 放置。 3 CP 频率合成器电荷泵输出。通过环路滤波器将此引脚连接到VTUNE引脚。 4, 5, 17, 20, 23, 25, 27, GND 地。 28, 30, 31, 33, 34, 36, 48 6 REFIN 频率合成器参考频率输入。 8至11 IFOUT1+, IFOUT1−, IF DGA输出。连接正引脚，使IFOUT1+和IFOUT2+绑在一起。类似地，连接负引脚， IFOUT2+, IFOUT2− 使IFOUT1−和IFOUT2−绑在一起。关于使寄生电容最小并优化性能的推荐布局，参 见“布局布线”部分。 15, 16 IFIN−, IFIN+ 差分IF DGA输入。混频器输出交流耦合到IF DGA输入。 18, 19 MXOUT+, MXOUT− 差分混频器输出。混频器输出交流耦合到IF DGA输入。 21, 22 LOOUT+, LOOUT− 差分LO输出。差分输出阻抗为50 Ω。 26, 29, 32, 35 RFIN3, RFIN2, RF输入。这些单端RF输入具有50 Ω输入阻抗，必须交流耦合。 RFIN1, RFIN0 38, 39 RFSW0, RFSW1 RF输入开关的外部引脚控制。如需逻辑高电平，将这些引脚连接到2.5 V逻辑。 40 CS SPI片选，低电平有效。3.3 V兼容逻辑电平。 41 SCLK SPI时钟。3.3 V兼容逻辑电平。 42 SDIO SPI数据输入或输出。3.3 V兼容逻辑电平。 43 MUXOUT 多路复用器输出。该输出引脚提供PLL参考信号或PLL锁定检测信号。 44, 45 LOIN−, LOIN+ 差分本振输入。差分输入阻抗为50 Ω。 47 VTUNE VCO调谐电压。通过环路滤波器将此引脚连接到CP引脚。 49 EPAD 裸露焊盘。裸露焊盘必须与低热阻的接地层相连。 1 有关这些引脚的更多连接信息，参见表14。 Rev. 0 | Page 10 of 52

ADRF6620 典型性能参数 RF输入至DGA输出系统性能 除非另有说明，VCCx = 5 V，T = 25°C，RFDSA_SEL = 00 (0 dB)，RFSW_SEL = 00 (RFIN0)，BAL_CIN和BAL_COUT针对最大 A 增益而优化；MIXER_BIAS、MIXER_RDAC和MIXER_CDAC针对最高线性度而优化，DGA处于最大增益；混频器输出端与 IF DGA输入端之间有三阶低通滤波器；高端LO、内部LO频率、IF频率 = 200 MHz。结果中已消除输入和输出走线及巴伦的 所有损耗。 15 15 14 14 13 RF FREQUENCY = 900MHz 13 TA = –40°C 12 RF FREQUENCY = 1900MHz 11 12 RF FREQUENCY = 2100MHz B) 11 TA = +25°C B) 109 RF FREQUENCY = 2700MHz AIN (d 10 TA = +85°C AIN (d 78 G 9 G 6 5 8 4 7 3 2 6 1 5600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-004 050 100 150 20IF0 FRE25Q0UEN3C0Y0 (MH3z5)0 400 450 500 11489-007 图4. 增益与RF频率的关系；IF频率 = 200 MHz 图6. 增益与IF频率的关系；LO扫频、固定RF、IF滚降 22 22 20 TA = +25°C TA = +85°C 20 18 18 16 TA = –40°C 16 m) 14 m) 14 B B d 12 d 12 B ( B ( P1d 10 P1d 10 O 8 O 8 6 6 4 4 RF FREQUENCY = 900MHz 2 2 RRFF FFRREEQQUUEENNCCYY == 12910000MMHHzz RF FREQUENCY = 2700MHz 0600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-005 050 100 150 20IF0 FRE25Q0UEN3C0Y0 (MH3z5)0 400 450 500 11489-008 图5. OP1dB与RF频率的关系 图7. OP1dB与IF频率的关系；LO扫频、固定RF、IF滚降 Rev. 0 | Page 11 of 52

ADRF6620 95 95 OIP2 (dBm) OIP2 (dBm) 85 85 75 75 m) m) dB 65 dB 65 3 ( TA = –40°C TA = +25°C 3 ( OIP 55 TA = +85°C OIP 55 Bm), 45 OIP3 (dBm) Bm), 45 OIP3 (dBm) d d P2 ( 35 P2 ( 35 OI OI 25 25 RF FREQUENCY = 900MHz 15 15 RF FREQUENCY = 1900MHz RF FREQUENCY = 2100MHz RF FREQUENCY = 2700MHz 5600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-006 550 100 150 2I0F0 FRE2Q5U0ENC3Y0 0(MHz3)50 400 450 500 11489-009 图8. OIP2/OIP3与RF频率的关系； 图11. OIP2/OIP3与IF频率的关系；LO扫频、固定RF； 在DGA输出端测量，各信号音1 V p-p IF滚降；在DGA输出端测量，各信号音1 V p-p 15 95 14 LOFREQUENCY =1100MHz 85 13 LOFREQUENCY = 2100MHz 12 OIP2 (dBm) 75 11 m) GAIN (dB) 106789 LOFREQUENCY = 2300MHz dBm), OIP3 (dB 456555 LO FREQUENCY =1100MHz LO FREQUENCY =O 2I3P030 M(dHBzm) 5 P2 ( 35 LO FREQUENCY = 2100MHz 4 OI 3 25 2 15 1 050 100 150 20IF0 FRE25Q0UEN3C0Y0 (MH3z5)0 400 450 500 11489-110 550 100 150 20IF0 FRE25Q0UEN3C0Y0 (MH3z5)0 400 450 500 11489-112 图9. 增益与IF频率的关系；RF扫频、固定LO； 图12. OIP2/OIP3与IF频率的关系；RF扫频、固定LO； IF和RF滚降；在DGA输出端测量，各信号音1 V p-p IF和RF滚降；在DGA输出端测量，各信号音1 V p-p 95 500 85 450 TA = +85°C OIP2 (dBm) 75 400 OIP3 (dBm) 5655 RENT (mA)330500 TA = +25°C TA = –40°C OIP2 (dBm), 3455 OIP3 (dBm) SUPPLY CUR122505000 25 100 RF FREQUENCY = 900MHz 15 RF FREQUENCY = 1900MHz 50 RF FREQUENCY = 2100MHz RF FREQUENCY = 2700MHz 5 0 0 1 23 4 5 6 R7F8DSA9 10 11 12 13 14 15 11489-111 600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-113 图10. OIP2/OIP3与RFDSA的关系； 图13. 电源电流与RF频率的关系 在DGA输出端测量，各信号音1 V p-p Rev. 0 | Page 12 of 52

ADRF6620 锁相环(PLL) 除非另有说明，VCCx = 5 V，T = 25°C，120 kHz环路滤波器，f = 153.6 MHz，PLL参考幅度 = 4 dBm，f = 38.4 MHz， A REF PFD 在LO输出端测量。 0 –60 –10 –65 LLOO__DDIIVV__AA == 0001 –20 –70 LO_DIV_A = 10 –75 LO_DIV_A =11 –30 –80 –40 –85 Hz) –50 Hz) –90 NOISE (dBc/ ––––98760000 NOISE (dBc/ ––––11–110091150550 HASE ––110100 HASE –––111322050 P–120 P –135 –130 –140 –145 –140 –150 –150 –155 –1601k 10k OFFS10E0Tk FREQUEN1MCY (Hz) 10M 100M 11489-010 –1601k 10k OFFS10E0Tk FREQUEN1MCY (Hz) 10M 100M 11489-013 图14. VCO2开环VCO相位噪声与偏移频率的关系； 图17. 不同LO_DIV_A分频值下的VCO2闭环相位噪声与偏移频率的关系； f = 3.4 GHz，LO_DIV_A = 00，VTUNE = 2 V f = 3.4 GHz VCO2 VCO2 0 –60 –10 –65 LLOO__DDIIVV__AA == 0001 –20 –70 LO_DIV_A = 10 –75 LO_DIV_A =11 –30 –80 –40 –85 PHASE NOISE (dBc/Hz)–––11–––––12098765100000000 PHASE NOISE (dBc/Hz) ––––––––111111––1133220099115050505050 –130 –140 –145 –140 –150 –150 –155 –160 –160 1k 10k OFFS10E0Tk FREQUEN1MCY (Hz) 10M 100M 11489-011 1k 10k OFFS10E0Tk FREQUEN1MCY (Hz) 10M 100M 11489-014 图15. VCO1开环相位噪声与偏移频率的关系； 图18. 不同LO_DIV_A分频值下的VCO1闭环相位噪声与偏移频率的关系； f = 4.6 GHz，LO_DIV_A = 00，VTUNE = 2 V f = 4.6 GHz VCO1 VCO1 0 –60 –10 –65 LO_DIV_A = 00 LO_DIV_A = 01 –20 –70 LO_DIV_A = 10 –30 ––8705 LO_DIV_A =11 –40 –85 PHASE NOISE (dBc/Hz)–––11–––––12098765100000000 PHASE NOISE (dBc/Hz) ––––––––111111––1133220099115050505050 –130 –140 –140 –145 –150 –150 –155 –1601k 10k OFFS10E0Tk FREQUEN1MCY (Hz) 10M 100M 11489-012 –1601k 10k OFFS10E0Tk FREQUEN1MCY (Hz) 10M 100M 11489-015 图16. VCO0开环相位噪声与偏移频率的关系； 图19. 不同LO_DIV_A分频值下的VCO0闭环相位噪声与 f = 5.5 GHz，LO_DIV_A = 00，VTUNE = 2 V 偏移频率的关系；f = 5.532 GHz VCO0 VCO0 Rev. 0 | Page 13 of 52

ADRF6620 200 3.0 TA = –40°C TA = –40°C TA = +25°C 2.8 TA = +25°C 205 TA = +85°C TA = +85°C 2.6 2.4 Hz)210 Hz/ V)2.2 OM (dBc/215 V (TUNE12..80 F 220 1.6 1.4 225 1.2 230 1.0 1400 1600 1800 LO2 0F0R0EQU2E2N0C0Y (M2H4z0)0 2600 2800 11489-016 2800 3200 3600VC4O0 0F0REQ4U4E0N0CY 4(M80H0z) 5200 5600 11489-019 图20. PLL品质因数(FOM)与LO频率的关系 图23. V 与VCO频率的关系 TUNE 0 –100 –10 TA = –40°C TA = –40°C ––3200 TTAA == ++2855°°CC 1kHz OFFSET ––110150 TTAA == ++2855°°CC –40 –115 Bc/Hz) ––6500 Bc/Hz)–120 1MHz OFFSET E (d –70 10kHz OFFSET E (d–125 OIS –80 OIS–130 N –90 N SE –100 100kHz OFFSET SE –135 HA–110 HA–140 P 800kHz OFFSET P –120 –145 10MHz OFFSET –130 –150 –140 6MHz OFFSET 40MHz OFFSET –150 –155 –1602579 2979 3379 V3C77O9 FR4E1Q7U9EN4C5Y7 9(MH4z9)79 5379 5779 11489-017 –1602579 2979 3379 V37C7O9 FR4E1Q79UEN4C5Y79 (MH4z9)79 5379 5779 11489-020 图21. 开环相位噪声与VCO频率的关系；LO_DIV_A = 00 图24. 开环相位噪声与VCO频率的关系；LO_DIV_A = 00 –85 –85 –90 TA = –40°C –90 TA = –40°C –95 TTAA == ++2855°°CC –95 TTAA == ++2855°°CC –100 1kHz OFFSET –100 100kHz OFFSET –105 –105 Bc/Hz)––111150 50kHz OFFSET Bc/Hz)––111150 d d E (–120 400kHz OFFSET E (–120 800kHz OFFSET OIS–125 OIS–125 N–130 N–130 SE –135 SE –135 A A PH–140 1MHz OFFSET PH–140 6MHz OFFSET –145 –145 –150 –150 10MHz OFFSET 40MHz OFFSET –155 –155 –160 –160 –1651384 1584 1784 LO1 F9R84EQUE21N8C4Y (M2H3z8)4 2584 2784 11489-018 –1615384 1584 1784 LO1 F9R84EQUE21N8C4Y (M2H3z8)4 2584 2784 11489-021 图22. 120 kHz带宽环路相位噪声，LO_DIV_A = 01； 图25. 120 kHz带宽环路相位噪声，LO_DIV_A = 01； 偏移 = 1 kHz、50 kHz、400 kHz、1 MHz和10 MHz 偏移 = 100 kHz、800 kHz、6 MHz和40 MHz Rev. 0 | Page 14 of 52

ADRF6620 1.0 1.0 TA = –40°C TA = –40°C 0.9 TTAA == ++2855°°CC 0.9 TTAA == ++2855°°CC E, TEGRATED PHASE NOISE,WITH SPUR(° rms) 000000......345678 LLLOOO___DDDIIIVVV___AAA === 101110 INTEGRATED PHASE NOISWITHOUT SPUR (° rms) 000000......345678 LLLOOO___DDDIIIVVV___AAA === 101110 N I 0.2 0.2 0.1 0.1 02768 3168 3568VCO3 9F6R8EQU4E3N6C8Y (M4H76z8) 5168 5568 11489-126 02768 3168 3568VCO3 9F6R8EQU4E3N68CY (M4H76z8) 5168 5568 11489-128 图26. 不同LO分频比下10 kHz至40 MHz积分相位噪声与VCO频率的关系； 图29. 不同LO分频比下10 kHz至40 MHz积分相位噪声与VCO频率的关系； LO_DIV_A = 01、10和11，包括杂散 LO_DIV_A = 01、10和11，不包括杂散 –70 –70 FSET –75 TTTAAA === –++428055°°°CCC LLLOOO___DDDIIIVVV___AAA === 101110 FSET –75 TTTAAA === –++428055°°°CCC LLLOOO___DDDIIIVVV___AAA === 101110 F F O O D –80 D –80 F F P P × × c), 1 –85 c), 2 –85 B B S (d –90 S (d –90 R R U U P –95 P –95 S S E E C C N–100 N–100 E E R R E E EF–105 EF–105 R R –110 –110 2768 3168 3568VCO3 9F6R8EQU4E3N68CY (M4H76z8) 5168 5568 11489-028 2768 3168 3568VCO3 9F6R8EQU4E3N68CY (M4H76z8) 5168 5568 11489-031 图27. f 杂散与VCO频率的关系；1x PFD偏移；在LO输出端测量 图30. f 杂散与VCO频率的关系；2x PFD偏移；在LO输出端测量 PFD PFD –70 –70 FSET –75 TTTAAA === –++428055°°°CCC LLLOOO___DDDIIIVVV___AAA === 101110 FSET –75 TTTAAA === –++428055°°°CCC LLLOOO___DDDIIIVVV___AAA === 101110 OF OF –80 D –80 D PF PF –85 × × c), 3 –85 c), 4 –90 B B S (d –90 S (d –95 R R U U–100 P –95 P S S E E –105 C C N–100 N RE RE–110 E E EF–105 EF–115 R R –110 –120 2768 3168 3568VCO3 9F6R8EQU4E3N6C8Y (M4H76z)8 5168 5568 11489-029 2768 3168 3568VCO3 9F6R8EQU4E3N68CY (M4H76z8) 5168 5568 11489-032 图28. f 杂散与VCO频率的关系；3x PFD偏移；在LO输出端测量 图31. f 杂散与VCO频率的关系；4x PFD偏移；在LO输出端测量 PFD PFD Rev. 0 | Page 15 of 52

ADRF6620 300 10 TA = –40°C 290 TTAA == ++2855°°CC 8 LO_DRV_LVL = 10 LO_DRV_LVL =11 280 6 mA)270 m) 4 CURRENT (225600 LLOO__DDRRVV__LLVVLL == 0001 LITUDE (dB 02 LO_DRV_LVL = 01 PLY 240 LLOO__DDRRVV__LLVVLL == 1110 AMP –2 P O SU230 L –4 220 –6 LO_DRV_LVL = 00 210 –8 TTAA == –+4205°°CC TA = +85°C 200350 850 LO1 F3R50EQUENCY18 (5M0Hz) 2350 2850 11489-132 –10350 850 LO1 F3R50EQUENCY18 (5M0Hz) 2350 2850 11489-135 图32. 电源电流与LO频率的关系；LO_DRV_LVL = 00、01、10和11 图35. LO幅度与LO频率的关系；LO_DRV_LVL = 00、01、10和11 0 –70 LO OUTPUT ET –72 DGA OUTPUT –10 S –74 F H (dBc)–20 PFD OF ––7786 G × –80 ROU–30 c), 1 –82 TO LO FEEDTH–––654000 NCE SPURS (dB –––––9988820864 RF RE –94 E –70 EF –96 R –98 –80600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-136 –1010384 1584 1784 LO1 F9R84EQUE21N8C4Y (M2H3z8)4 2584 2784 11489-023 图33. RF至LO输出馈通，LO_DRV_LVL = 00 图36. f 杂散，LO_DIV_A = 01；1x PFD偏移； PFD 在LO输出端和DGA输出端测量 2868.2 2863.2 2858.2 Hz)2853.2 M Y (2848.2 C N E2843.2 U Q RE2838.2 F LO 2833.2 2828.2 2823.2 2818.2 0 25 50 75 100TIM1E2 5(µs)150 175 200 225 250 11489-137 图34. LO频率建立时间，环路滤波器带宽 = 120 kHz Rev. 0 | Page 16 of 52

ADRF6620 RF输入至混频器输出性能 除非另有说明，VCCx = 5 V，T = 25°C，R = 250 Ω，外部LO，P = 0 dBm，RFDSA_SEL = 00 (0 dB)，RFSW_SEL = 00 (RFIN0)， A L LO 优化BAL_CIN和BAL_COUT，MIXER_BIAS、MIXER_RDAC和MIXER_CDAC针对最高线性度而优化，DGA和LO输出禁用。结 果中已消除输入和输出走线及巴伦的所有损耗。 0 0 RF FREQUENCY = 900MHz RF FREQUENCY = 1900MHz –1 –1 RF FREQUENCY = 2100MHz –40°C RF FREQUENCY = 2700MHz –2 –2 +25°C –3 –3 B) +85°C B) d d N ( –4 N ( –4 AI AI G G –5 –5 –6 –6 –7 –7 –8600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-034 –80 100 200 300IF F4R00EQU5E0N0CY6 (0M0Hz)700 800 900 1000 11489-037 图37. 混频器增益与RF频率的关系 图40. 混频器增益与IF频率的关系；LO扫频、固定RF、IF滚降 22 22 20 20 18 18 16 16 14 14 m) m) dB 12 dB 12 B ( B ( d 10 d 10 P1 P1 I 8 I 8 6 6 4 4 RF FREQUENCY = 900MHz TA = –40°C RF FREQUENCY = 1900MHz 2 TA = +25°C 2 RF FREQUENCY = 2100MHz 0600 TA = 1+08050°C 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-035 00 R1F0 F0RE2Q0U0ENC30Y0 =IF 2 F74R0000EMQHU5zE0N0CY6 (0M0Hz)700 800 900 1000 11489-038 图38. 混频器IP1dB与RF频率的关系 图41. 混频器IP1dB与IF频率的关系；LO扫频、固定RF、IF滚降 100 100 TA = –40°C 90 TA = +25°C 90 TA = +85°C 80 80 IIP2 (dBm) IIP2 (dBm) m) 70 m) 70 B B P3 (d 60 P3 (d 60 IIP2 (dBm), II 345000 IIP3 (dBm) IIP2 (dBm), II 345000 IIP3 (dBm) 20 20 RF FREQUENCY = 900MHz RF FREQUENCY = 1900MHz 10 10 RF FREQUENCY = 2100MHz RF FREQUENCY = 2700MHz 0600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-036 00 100 200 300IF F4R00EQU5E0N0CY6 (0M0Hz)700 800 900 1000 11489-039 图39. 混频器IIP2/IIP3与RF频率的关系； 图42. 混频器IIP2/IIP3与IF频率的关系； P = −5 dBm/信号音，1 MHz间隔 P = −5 dBm/信号音，1 MHz间隔，LO扫频、固定RF、IF滚降 IN IN Rev. 0 | Page 17 of 52

ADRF6620 0 100 RFSW_SEL = 00 RFSW_SEL = 00 RFSW_SEL = 01 RFSW_SEL = 01 –1 RFSW_SEL = 10 90 RFSW_SEL = 10 RFSW_SEL =11 RFSW_SEL =11 IIP2 (dBm) 80 –2 m) 70 B –3 d AIN (dB) –4 m), IIP3 ( 5600 IIP3 (dBm) G dB 40 –5 2 ( IIP 30 –6 20 –7 10 –8600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-140 0600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-143 图43. 混频器增益与RF频率的关系；RFSW_SEL = 00、01、10和11 图46. 混频器IIP2/IIP3与RF频率的关系；RFSW_SEL = 00、01、10和11 0 0 ISOLATION RFSW_SEL = 00TO11 ISOLATION RFSW_SEL =11TO11 –5 ISOLATION RFSW_SEL = 00TO 01 –5 ISOLATION RFSW_SEL =11TO 00 –10 ISOLATION RFSW_SEL = 00TO 10 ISOLATION RFSW_SEL =11TO 01 –10 –15 –15 –20 –20 c)–25 c) dB–30 dB–25 N (–35 N (–30 O O ATI–40 ATI–35 OL–45 OL–40 S S I–50 I–45 –55 –50 –60 –65 –55 –70 –60 –75 –65 600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-142 600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-145 图44. 混频器输入至混频器输出隔离与RF频率的关系； 图47. 混频器输入至混频器输出隔离与RF频率的关系； RFSW_SEL = 00受驱动 RFSW_SEL = 11受驱动 0 0 ISOLATION RFSW_SEL = 01TO11 ISOLATION RFSW_SEL = 10TO11 –5 ISOLATION RFSW_SEL = 01TO 00 –5 ISOLATION RFSW_SEL = 10TO 00 ISOLATION RFSW_SEL = 01TO 10 ISOLATION RFSW_SEL = 10TO 01 –10 –10 –15 –15 –20 –20 Bc)–25 Bc)–25 N (d–30 N (d–30 OLATIO––4305 OLATIO––4305 S–45 S–45 I I –50 –50 –55 –55 –60 –60 –65 –65 –70600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-141 –70600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-144 图45. 混频器输入至混频器输出隔离与RF频率的关系； 图48. 混频器输入至混频器输出隔离与RF频率的关系； RFSW_SEL = 01受驱动 RFSW_SEL = 10受驱动 Rev. 0 | Page 18 of 52

ADRF6620 0 300 INTERNAL LO –5 275 250 m)–10 B 225 d ROUGH (––2105 A)127050 EXTERNAL LO H m DT–25 (C150 FEE–30 IC125 O IF –35 100 T 75 O L–40 50 TA = –40°C –45 25 TA = +25°C TA = +85°C –50800 1200 16L0O0 FREQ2U0E0N0CY (M2H4z0)0 2800 3200 11489-146 0600 1000 14R0F0 FREQ1U8E0N0CY (M2H2z0)0 2600 3000 11489-149 图49. 混频器输出端的LO至IF馈通，无滤波 图52. I 与RF频率的关系；DGA和LO输出禁用 CC 0 24 23 –5 22 FEEDTHROUGH (dBc)–––––3221105050 OISE FIGURE (dB) 111122678901 HOIPGTHIM LIIZNEEDA RFIOTRY TO IF ––4305 SSB N 1145 NOOIPSTEI MFIIGZEUDRE RF 13 –45 12 –50 11 –55800 1200 16R0F0 FREQ2U0E0N0CY (M2H4z0)0 2800 3200 11489-147 10600 1000 R14F0 F0REQUE1N8C0Y0 (MHz)2200 2600 11489-150 图50. 混频器输出端的RF至IF馈通，无滤波； 图53. SSB噪声系数与RF频率的关系(参见表16) 混频器输入功率 = 0 dBm 0 –10 m)–20 B H (d–30 UG–40 O HR–50 EDT–60 EXTERNAL LO E F F –70 R O –80 INTERNAL LO T O L–90 –100 –110 350 600 850 1100LO1 F3R50EQ1U6E0N0CY18 (5M0Hz2)100 2350 2600 2850 11489-148 图51. LO至RF馈通；P = 0 dBm LO Rev. 0 | Page 19 of 52

ADRF6620 IF DGA 除非另有说明，VCCx = 5 V，T = 25°C，R = R = 150 Ω，IF = 200 MHz，2 V p-p差分输出。结果中已消除输入和输出走线及 A S L 巴伦的所有损耗。 17 20 0.5 1156 GAIN = 15dB 111789 TTTAAA === –++428055°°°CCC 0.4 14 16 0.3 13 15 12 GAIN = 11dB 14 0.2 dB) 11 13 R ( GAIN (dB) 10789 GAIN = 7dB GAIN (dB) 11102891 –000.1.1 STEP ERRO 6 7 N 5 6 –0.2 GAI 4 5 GAIN = 3dB 4 –0.3 3 3 2 2 –0.4 1 TA = +85°C TA = +25°C TA = –40°C 1 050 100 150 20IF0 FRE2Q50UEN3C0Y0 (MH3z5)0 400 450 500 11489-151 03 4 5 6 78 9GAIN1 0(dB)11 12 13 14 15 –0.5 11489-259 图54. DGA增益与IF频率和温度的关系 图57. DGA增益和增益步进误差与增益设置和温度的关系 20 20 18 18 16 16 14 14 B) 12 B) 12 d d B ( 10 B ( 10 d d 1 1 P P O 8 O 8 6 6 4 4 2 TTAA == ++2855°°CC 2 TTAA == ++2855°°CC TA = –40°C TA = –40°C 0 0 50 100 150 20IF0 FRE2Q50UEN3C0Y0 (MH3z5)0 400 450 500 11489-152 3 4 5 6 7 8GAIN9 (dB1)0 11 12 13 14 15 11489-155 图55. DGA OP1dB与频率和温度的关系；最大增益 图58. DGA OP1dB与增益设置和温度的关系 80 70 75 65 6750 OIP2 (dBm) 60 OIP2 (dBm) 55 60 Bm) 55 Bm) 50 Bm), OIP3 (d 34455050 OIP3 (dBm) Bm), OIP3 (d 44335050 OIP3 (dBm) OIP2 (d 2350 OIP2 (d 2250 20 15 15 100550 100 150 20IF0 FRE2Q50UEN3C0Y0 (MH3z5)0 400TTTAAA ===4 5–++0428055°°°CCC500 11489-153 10503 4 5 67 8 G9AIN1 (0dB)11 12 13TTTAAA1 4=== –++42810555°°°CCC 11489-156 图56. DGA OIP2/OIP3与IF频率和温度的关系；最大增益 图59. DGA OIP2/OIP3与增益设置和温度的关系 Rev. 0 | Page 20 of 52

ADRF6620 –50 0 –50 0 TA = +85°C TA = +85°C –60 TA = +25°C –10 –60 TA = +25°C –10 TA = –40°C TA = –40°C –70 –20 –70 –20 –80 –30 –80 –30 c) –90 –40 c) c) –90 –40 c) B B B B 2 (d –100 –50 3 (d 2 (d –100 –50 3 (d D D D D H –110 –60 H H –110 –60 H –120 –70 –120 –70 –130 –80 –130 –80 –140 –90 –140 –90 –150 –100 –150 –100 50 100 150 20IF0 FRE2Q50UEN3C0Y0 (MH3z5)0 400 450 500 11489-157 3 4 5 6 78 G9AIN1 (0dB)11 12 13 14 15 11489-160 图60. DGA HD2/HD3与IF频率和温度的关系；最大增益 图63. DGA HD2/HD3与增益设置和温度的关系 –50 0 70 GAIN = 15dB GAIN = 11dB 65 OIP2 (dBm) –60 GAIN = 7dB –10 GAIN = 3dB 60 –70 –20 55 –80 –30 m) 50 B d 45 HD2 (dBc) ––11–901000 –––456000 HD3 (dBc) dBm), OIP3 ( 433050 OIP3 (dBm) 2 ( 25 –120 –70 OIP 20 –130 –80 15 10 GAIN = 15dB –140 –90 GAIN = 11dB 5 GAIN = 7dB GAIN = 3dB –150 –100 0 –7 –6 –5 –4 –3 –2 –1 0PO1UT (2dBm34) 56 78 9 10 11489-158 –7 –6 –5 –4 –3 –P5OUT– (1dBm0) 1 23 4 5 11489-161 图61. DGA HD2/HD3与输出功率(P )和增益设置的关系 图64. DGA OIP2/OIP3与输出功率(P )和增益设置的关系 OUT OUT 0 0 TA = +85°C TA = +85°C –10 TA = +25°C –10 TA = +25°C TA = –40°C TA = –40°C –20 –20 Bc) –30 Bc) –30 d d 3 ( –40 3 ( –40 D D M M Bc), I –50 IMD2 (dBc) Bc), I –50 IMD2 (dBc) d –60 d –60 2 ( 2 ( D D M –70 M –70 I I –80 –80 IMD3 (dBc) IMD3 (dBc) –90 –90 –10050 100 150 20IF0 FRE2Q50UEN3C0Y0 (MH3z5)0 400 450 500 11489-159 –1003 4 5 6 7 8G9AIN1 (0dB)11 12 13 14 15 11489-162 图62. DGA IMD2/IMD3与IF频率和温度的关系；最大增益 图65. DGA IMD2/IMD3与增益设置的关系 Rev. 0 | Page 21 of 52

ADRF6620 杂散性能 (N × f ) − (M × f )杂散测量使用标准评估板进行。混频器杂散产物通过IF输出功率水平进行测量，用相对于载波的分贝数 RF LO (dBc)表示。所示数据为所有大于−115 dBc且频率低于3 GHz的杂散成分。 915 MHz性能 VCCx = 5 V，T = 25°C，RF功率 = 0 dBm，内部LO，f = 914 MHz，f = 1114 MHz A RF LO M 0 1 2 3 4 5 6 0 −34 −35 1 −43 0 −52 −16 2 −72 −60 −72 −67 −74 N 3 −102 −73 −103 −78 <−115 −80 4 −102 <−115 <−115 <−115 <−115 5 <−115 −105 <−115 <−115 <−115 6 <−115 <−115 <−115 <−115 1910 MHz性能 VCCx = 5 V，T = 25°C，RF功率 = 0 dBm，内部LO，f = 1910 MHz，f = 2110 MHz。 A RF LO M 0 1 2 3 4 5 6 0 −38.208 1 −40.462 −0.001 −50.9 2 −59.208 −69.655 −62.35 N 3 −106.741 −74.322 −106.429 4 <−115 <−115 <−115 5 <−115 <−115 −110.954 6 <−115 <−115 2140 MHz性能 VCCx = 5 V，T = 25°C，RF功率 = 0 dBm，内部LO，f = 2140 MHz，f = 2340 MHz。 A RF LO M 0 1 2 3 4 5 6 0 −40 1 −36 0 −45 2 −58 −67 −59 N 3 <−115 −74 <−115 4 <−115 <−115 <−115 5 <−115 <−115 <−115 6 <−115 <−115 Rev. 0 | Page 22 of 52

ADRF6620 2700 MHz性能 VCCx = 5 V，T = 25°C，RF功率 = 0 dBm，内部LO，f = 2700 MHz，f = 2500 MHz。 A RF LO M 0 1 2 3 4 5 6 0 −38.613 1 −40.126 −0.001 −43.84 2 −58.299 −67.06 −62.116 N 3 −73.603 <−115 4 <−115 <−115 5 <−115 <−115 6 <−115 Rev. 0 | Page 23 of 52

ADRF6620 工作原理 ADRF6620集成了数字预失真系统常用的多通道回送接收 RFSW_MUX位(寄存器0x23的位11)选择RF输入开关是由外 机的关键元件。ADRF6620的主要特性包括：带可调谐巴 部引脚控制，还是由SPI端口控制。上电时，器件默认配置 伦的单刀四掷(SP4T) RF输入开关、可变衰减、宽带有源混 是串行控制。写入RFSW_SEL位(寄存器0x23的位[10:9])便 频器和数字可编程可变增益放大器(DGA)。此外， 可选择四路RF输入中的一路。或者，通过将RFSW_MUX ADRF6620还集成了本振(LO)生成模块，后者由频率合成 位设为高电平，便可利用RFSW0和RFSW1引脚选择RF输 器和多核压控振荡器(VCO)组成，具有倍频程范围和低相 入。表10总结了RF输入的不同控制选项。 位噪声。频率合成器利用小数N分频锁相环(PLL)来实现 为保持良好的通道间隔离，应将未使用的RF输入妥善端 350 MHz到2850 MHz的连续LO覆盖。 接。RFINx端口内部端接50 Ω电阻，具有2.5 V的直流偏置电 将ADRF6620的所有构建模块放在一起，器件中的信号路 平。为避免中断直流电平，建议使用接GND的隔直电容进 径从RF输入开始，输入多路复用器选择四路单端RF输入中 行端接。图66显示了仅使用RFIN0时的建议配置，其它RF 的一路，通过可调谐巴伦将其转换为差分信号。差分RF信 输入端口得到适当端接。 号由数字步进衰减器衰减到最佳输入电平，它具有15 dB的 衰减范围，步进为1 dB。然后，一个吉尔伯特单元混频器将 RFIN0 35 该RF信号与LO信号混频，降低至IF频率。混频器的255 Ω 50Ω 端接差分输出引出到片外的一对电感，并经过一个IF滤波 RFIN1 器。IF滤波器的输出在片外交流耦合，送入片内数字衰减 32 0.1µF 器和IF DGA。然后，IF DGA的输出被送至片外模数转换 50Ω 器(ADC)。 RFIN2 29 0.1µF RF输入开关 50Ω ADRF6620集成一个SP4T开关，用于选择四路RF输入中的 RFIN3 26 一路。所需RF输入可利用引脚控制或SPI寄存器写操作选 0.1µF 择使。用与RF串SW行0写引操脚作(引相脚比3，8)引和脚R控FS制W可1引以脚更(快引速脚地39控)时制，开R关F。开 50Ω 11489-168 关的切换速度最高可达100 ns。使用串行端口控制时，开关 图66. 端接未使用的RF输入端口 时间为100 ns，还要加上SPI编程的延迟。 表10. RF输入选择表 SPI控制，RFSW_SE L RFSW_MUX(寄存器地址0x23[11]) (寄存器地址0x23[10:9]) 引脚控制 位11 位10 位9 RFSW1， 引 脚3 9 RFSW0，引脚3 8 RF输入 0 0 0 X1 X1 RFIN0 0 0 1 X1 X1 RFIN1 0 1 0 X1 X1 RFIN2 0 1 1 X1 X1 RFIN3 1 X1 X1 0 0 RFIN0 1 X1 X1 0 1 RFIN1 1 X1 X1 1 0 RFIN2 1 X1 X1 1 1 RFIN3 1 X = 无关位。 Rev. 0 | Page 24 of 52

ADRF6620 可调谐巴伦 +5V ADRF6620集成了一个可编程巴伦，其工作频率范围是 9 IFOUT1– 7入0驱0 M动H，z到巴2伦70的0 M单H端z到。差可分调转谐换巴可伦优有化利共于模从抑单制端。50 Ω RF输 RS IFIN+1156 RIN ATTENUATOR AgMmP ROUT181 IIFFOOUUTT12+– RL RFINx IFIN– LOGIC REF 10 IFOUT2+ 11489-041 REG B0xA3L0_[3C:I1N] BRAEGL_ 0CxO3U0[T7:5] 图68. 简化IF DGA原理图 11489-040 放大器输入端的直流电压电平由一个独立的内部基准电压 图67. 集成可调谐巴伦 源电路设置为约1.5 V，该基准电压源无法访问、无法调整。 RF巴伦由原边和副边上的开关并联电容，通过写入寄存器 IF DGA的VCC2引脚(引脚12)消耗35 mA，两个输出扼流圈 0x30来调谐。增加的电容(与巴伦的感性绕组并联)将改变 电感消耗75 mA。通过禁用IF_AMP_EN位(寄存器0x01的 感性容性(LC)谐振器的谐振频率。因此，选择BAL_CIN(寄 位11)，可关断IF DGA。在关断模式下，IF DGA的功耗降 存器0x30的位[3:1])和BAL_COUT(寄存器0x30的位[7:5])的 至6 mA。当DGA禁用时，输入端的直流偏置电平保持在大 适当组合，便可设置所需的频率并使巴伦的插入损耗最小。 约1.5 V。 大多数情况下，可一并对输入和输出进行调谐，不过有时 在最小衰减且驱动150 Ω负载时，IF DGA的增益为15 dB。 出于匹配方面的考虑，对它们单独进行调谐可能更好。关 匹配条件下，该放大器的源和负载电阻设为150 Ω。若负载 于BAL_CIN和BAL_COUT的推荐设置，参见“RF输入巴伦 或源电阻不等于150 Ω，则可利用以下公式确定最终增益和 插入损耗优化”部分。 输入/输出电阻。 RF数字步进衰减器(DSA) 电压增益 = A = 0.044 × (1000||R) V L 可调谐巴伦之后是RF DSA，其衰减范围为0 dB至15 dB，步 R = (1000 + R)/(1 + 0.044 × R) IN L L 进为1 dB。DSA衰减通过RFDSA_SEL位(寄存器0x23的位[8:5]) S21 (Gain) = 2 × R /(R + R) × A IN IN S V 设置。 R = (1000 + R)/(1 + 0.044 × R) OUT S S 有源混频器 每个放大器输出端的直流电流由两个外部扼流圈电感提 双平衡混频器采用高性能SiGe NPN晶体管。该混频器基于 供。扼流圈电感和负载电阻与器件的输出电阻并联，为响 吉尔伯特单元设计，由四个交叉连接的晶体管组成。 应增加了低频极点。扼流圈的寄生电容加大了器件的输出 混频器输出具有255 Ω差分输出电阻。利用一对以电源为基 电容。该总电容与负载和输出电阻并联，共同设置器件的 准的RF扼流圈或一个中心抽头连接到正电源的输出变压器 高频极点。通常，扼流圈的电感越大，其寄生电容也越 来偏置混频器输出。 大。因此，选择扼流圈的数值和种类时需作出权衡。 数字可编程可变增益放大器(DGA) 放大器针对每个极性都有两个输出引脚，它们的位置交叉 ADRF6620集成一个差分IF DGA，后者由一个150 Ω数字控 相对：IFOUT1+ (引脚8)、IFOUT1− (引脚9)、IFOUT2+ (引 制式无源衰减器后接反馈式高线性度跨导放大器组成。衰 脚10)、IFOUT2− (引脚11)。设计电路板时，应将对应的输 减范围是12 dB，跨导放大器具有15 dB的固定增益。因此， 出端布线在一起，使寄生电容最小。印刷电路板(PCB)建 最小衰减时IF DGA的增益是15 dB，最大衰减时增益为3 dB。 议布局参见“布局布线”部分。 衰减由寄存器0x23的IF_ATTN位(位[4:0])控制。衰减步长 为0.5 dB。 Rev. 0 | Page 25 of 52

ADRF6620 LO生成模块 内部LO模式 ADRF6620有两种模式可将LO信号送至混频器。第一种模 ADRF6620集成片内VCO和PLL，用于LO频率合成。如图 式使用片内PLL和VCO。这种工作模式提供高质量LO，能 69所示，PLL由参考输入、鉴频鉴相器(PFD)、电荷泵和带 够满足大部分应用的性能要求。使用片内频率合成器和 预分频器的可编程整数分频器组成。参考路径接收参考时 VCO可以消除产生和分配高频LO信号的负担。 钟，将其1/2/4/8分频或2倍频后送至PFD。PFD将该信号与 VCO的分频信号进行比较。根据所选的PFD极性，如果 第二种模式是旁路集成的LO生成模式，以便从外部提供 VCO信号比参考频率慢/快，PFD将向电荷泵发送升/降信 LO。这种模式可将极高质量的信号直接提供给混频器内 号。电荷泵发送一个电流脉冲到片外环路滤波器，从而提 核。在要求最低相位噪声的苛刻应用中，可能需要从外部 高或降低调谐电压(VTUNE)。 提供LO信号。 ADRF6620集成了三个VCO内核，覆盖从2.8 GHz到5.7 GHz 外部LO模式 的倍频程范围。表11总结了各VCO的频率范围。所需VCO 外部或内部LO模式可通过VCO_SEL位(寄存器0x22的位 可通过VCO_SEL位(寄存器0x22的位[2:0])选择。 [2:0])选择。要配置外部LO模式，应将寄存器0x22的位[2:0] 设为011，并将差分LO信号施加于引脚44 (LOIN−)和引脚 表11. VCO范围 45 (LOIN+)。外部LO频率范围是350 MHz至3.2 GHz。ADRF6620 VCO_SEL(寄存器0x22的位[2:0]) 频率范围(GHz) 允许使用更高频率的LO信号，经分频后再驱动混频器。 000 5.2至5.7 LO分频器由LO_DIV_A位(寄存器0x22的位[4:3])设置，选 001 4.1至5.2 项包括÷1、÷2、÷4和÷8。 010 2.8至4.1 011 外部LO 外部LO输入引脚具有宽带50 Ω差分输入阻抗。LOIN+和LOIN− 输入引脚必须交流耦合，不用时可断开。 N分频器将差分VCO信号分频至PFD频率。N分频器可通 过设置DIV_MODE位(寄存器0x02的位11)配置为小数模式 或整数模式。默认配置是小数模式。 VCO_SEL REG 0x22[2:0] REFSEL REG 0x21[2:0] LOIN+ ÷8 PFRDE_GP O0xL2A1R[3IT]Y EXFLTILOETROENPRAL LOIN– RLEOG_ 0DxI2V2_[A4:3] LOOUT+TO MIXER ÷4 PFD CHARGE CP VTUNE ÷÷14,, ÷÷28, LOOUT–TO MIXER REFIN ÷2 + PUMP LPF ×1 CP_CTRL ×2 REG 0x20[13:0] N=INT+FRAC ÷2 MOD DIV_MODE: REG 0x02[11] IFMNROTA_DCD__DIVDI:VI VR: :ER RGEEG 0G x0 00x2x0[0413[01[:1000:]0:0]] 11489-042 图69. LO生成功能框图 Rev. 0 | Page 26 of 52

ADRF6620 N值和PLL频率可利用以下公式来确定： 其它LO控制 f 要通过LOOUT+和LOOUT−引脚(引脚21和引脚22)访问进 f = VCO PFD 2×N 入混频器的LO信号，应使能LO_DRV_EN位(寄存器0x01的 位7)。此设置允许直接监控进入混频器的LO信号以进行调 FRAC N=INT+ 试，或者利用LO信号以菊花链形式同步连接许多器件。一 MOD 个ADRF6620用作主器件并提供LO信号，后续从器件共享 f ×2×N fLO =LOP_FDDIVIDER 该LO信号。这种灵活性可大幅简化含多个LO的系统的LO 要求。 其中： LO输出驱动电平由LO_DRV_LVL位(寄存器0x22的位[8:7]) fPFD是鉴频鉴相器频率。 控制。表13列出了可用的驱动电平。 f 是压控振荡器频率。 VCO N是小数分频比(INT + FRAC/MOD)。 表13. LO驱动电平 INT是寄存器0x02编程设置的整数分频比。 LO_DRV_LVL(寄存器0x22的位[8:7]) 幅度(dBm) FRAC是寄存器0x03编程设置的小数分频比。 00 −4 MOD是寄存器0x04编程设置的模数分频比。 01 0.5 f 是环路锁定时进入混频器内核的LO频率。 10 3 LO LO_DIVIDER表示最终分频器模块，它将VCO频率1/2/4/8 11 4.5 分频后送入混频器(参见表12)。控制设置位于LO_DIV_A 串行端口接口(SPI) 位(寄存器0x22的位[4:3])。 ADRF6620的SPI端口允许用户利用芯片内部提供的一个结 构化寄存器空间来配置器件。通过串行端口接口可访问及 表12. LO分频器 读写寄存器。 LO_DIV_A(寄存器0x22的位[4:3]) LO_DIVIDER 00 1 串行端口接口由三条控制线组成：SCLK、SDIO和CS。 01 2 SCLK(串行时钟)是串行移位时钟，数据在SCLK信号的上 10 4 升沿传输。SDIO(串行数据输入/输出)是输入或输出，取决 11 8 于发送的指令和时序帧中的相对位置。CS(片选引脚信号) 锁定检测信号作为可选输出之一，通过MUXOUT引脚提 是低电平有效控制，用来选通读写周期。CS的下降沿与 供，逻辑高电平表示环路已锁定。MUXOUT引脚由 SCLK的上升沿共同决定帧的开始。当CS为高电平时，所 REF_MUX_SEL位(寄存器0x21的位[6:4])控制；PLL锁定检 有SCLK和SDIO活动都被忽略。表6和图2显示了串行时序 测信号是默认配置。 及其定义。 为确保PLL锁定所需的频率，应遵守PLL寄存器的适当写操 ADRF6620协议由7个寄存器地址位、读/写(read/write)指示 作顺序。PLL寄存器必须相应地进行配置以实现所需的频 位和16个数据位组成。地址和数据域均是按照MSB到LSB 率，最后的写操作必须是写入寄存器0x02 (INT_DIV)、寄存 的方式组织。 器0x03 (FRAC_DIV)或寄存器0x04 (MOD_DIV)。写入其中 在一个写周期中，最多可移入16位的串行写数据(MSB到 一个寄存器时，会启动内部VCO校准，这是锁定PLL的最 LSB)。如果CS上升沿出现在串行数据的LSB锁存之前，则 后一步。 只有已经送入的位会被写入器件。如果移入16个以上的数 写入最后一个寄存器后，锁定所需的时间分为两部分： 据位，则只将最近的16位写入器件。ADRF6620写周期的 VCO频段校准和环路建立。 输入逻辑电平支持低至1.8 V的逻辑电平。 写入最后一个寄存器后，PLL自动执行VCO频段校准以选 在一个读周期中，最多可移出16位的串行读数据(MSB到 择正确的VCO频段。此校准需要大约5120个PFD周期。对 LSB)。16位后移出的数据未做定义。给定寄存器地址的回 于40 MHz fPFD，这相当于128 µs。校准完成后，PLL的反 读内容不需要与该地址的写入数据一致。读周期的输出逻 馈操作使VCO最终锁定正确的频率。锁定发生的速度取决 辑电平是2.5 V。 于非线性周跳行为和环路的小信号建立时间。要准确估计 锁定时间，请下载ADIsimPLL工具，它能正确捕捉这些效 应。一般而言，高带宽环路的锁定速度快于低带宽环路。 Rev. 0 | Page 27 of 52

ADRF6620 基本连接 图70. 基本连接图 表14. 基本连接 引脚编号 引脚名称 说明 基本连接 5 V电源 1 VCC1 LO、VCO、混频器电源 使用100 pF和0.1 μF电容将所有电源引脚去耦至地。去耦电容 12 VCC2 IF DGA电源 靠近这些引脚放置。 13 VCC3 工厂校准引脚 14 VCC4 工厂校准引脚 24 VCC5 RF前端电源 PLL/VCO 3 CP 频率合成器电荷泵输出 通过环路滤波器将此引脚连接到VTUNE引脚。 . 6 REFIN 频率合成 器参考频率输入 此引脚的标称输入电平为1 V p-p。输入范围为12 MHz至464 MHz。 此引脚内部偏置，必须交流耦合并外部端接50 Ω电阻。引脚与 电阻之间应放置一个交流耦合电容。当从50 Ω RF信号发生器 驱动时，推荐输入电平为4 dBm。 21, 22 LOOUT+, LOOUT− 差分LO输出 这些引脚的差分输出阻抗为50 Ω。这些引脚内部偏置到2.5 V， 必须交流耦合。 Rev. 0 | Page 28 of 52

ADRF6620 引脚编号 引脚名称 说明 基本连接 44, 45 LOIN−, LOIN+ 差分LO输入 这些引脚的差分输入阻抗为50 Ω。这些引脚内部偏置到2.5 V， 必须交流耦合。 43 MUXOUT PLL多路复用器输出 该输出引脚提供PLL参考信号或PLL锁定检测信号。 47 VTUNE VCO调谐电压 此引脚由环路滤波器的输出驱动，其标称输入电压范围是 1.5 V到2.5 V。 RF输入 26, 29, 32, 35 RFIN3, RFIN2 RF输入 单端RF输入具有50 Ω输入阻抗，内部偏置到2.5 V。这些引脚 RFIN1, RFIN0 必须交流耦合。用接GND的隔直电容端接未使用的RF输入以 改善隔离性能。有关优化通道间隔离的建议PCB布局，参见“ 布局布线”部分。 38, 39 RFSW0, RFSW1 RF输入的引脚控制 RF输入引脚控制的引脚设置参见表10。如需逻辑高电平，将 这些引脚连接到2.5 V逻辑。 IF DGA 8, 9, 10, 11 IFOUT1+, IFOUT1−, IF DGA输出 差分IF DGA输出针对每个极性都有两个输出引脚，它们的位 IFOUT2+, IFOUT2− 置交叉相对：IFOUT1+ (引脚8)、IFOUT1− (引脚9)、IFOUT2+ (引 脚10)、IFOUT2− (引脚11)。 连接正引脚，使IFOUT1+和IFOUT2+绑在一起。类似地，连 接负引脚，使IFOUT1−和IFOUT2−绑在一起。关于使寄生电 容最小并优化性能的推荐布局，参见“布局布线”部分。 IF DAG的输出级为开集配置，需要5 V的直流偏置。使用偏置 扼流圈电感可实现此配置。所选的偏置扼流圈电感应能处理 各侧的最大50 mA电流。在设计上，当信号源和负载均端接 150 Ω时，IF DGA针对线性度进行了优化。 15, 16 IFIN−, IFIN+ IF DGA输入 混频器输出交流耦合到IF DGA输入。建议滤波器设计参见“中 间级滤波要求”部分。 混频器输出 18, 19 MXOUT+, MXOUT− 差分混频器输出 混频器的输出级为开集配置，需要5 V的直流偏置。使用偏置 扼流圈电感可实现此配置。所选的偏置扼流圈电感应能处理 各侧的最大50 mA电流。混频器的差分输出阻抗为255 Ω。 串行端口接口 40 CS SPI片选 低电平有效。3.3 V逻辑电平。 41 SCLK SPI时钟 3.3 V兼容逻辑电平。 42 SDIO SPI数据输入/输出 3.3 V兼容逻辑电平。 LDO去耦 2 DECL1 3.3 V LDO去耦 使用100 pF、0.1 μF和10 µF电容将所有DECLx引脚去耦至地。 7 DECL2 2.5 V LDO去耦 去耦电容靠近该引脚放置。 37 DECL3 LO LDO去耦 46 DECL4 VCO LDO去耦 GND 4, 5, 17, 20, 23, 25, GND 地 这些引脚连接到PCB的GND。 27, 28, 30, 31, 33, 34, 36, 48 49 (EPAD) 裸露焊盘(EPAD) 裸露散热焊盘位于封装的底部。 裸露焊盘必须焊接到地。 Rev. 0 | Page 29 of 52

ADRF6620 RF输入巴伦插入损耗优化 输入频率较低时，需要更大的电容。这可通过将更大的代 如图71至图74所示，ADRF6620混频器的增益已针对 码写入BAL_CIN和BAL_COUT来实现。高频时需要的电容 BAL_CIN和BAL_COUT(寄存器0x30)的每种组合进行测定。 较小，使用较小的BAL_CIN和BAL_COUT代码是合适的。 可以利用BAL_CIN和BAL_COUT的各种值来优化ADRF6620 表16列出了针对常用无线电频率的建议BAL_CIN和 的增益。优化的值不随温度而变化。选定值后，绝对增益 BAL_COUT代码。图71至图74和表16只能用作指南，切勿 随温度而变化，但BAL_CIN和BAL_COUT值的签名保持 在绝对意义上解读它们，因为具体应用和PCB设计各有不 不变。 同。为实现最大增益，可能需要再进行微调。 0 –40°C 0 +25°C –40°C +85°C +25°C –1 –1 +85°C –2 –2 –3 N(dB) –3 dB) –4 AI N( –5 G AI –4 G –6 –7 –5 –8 –9 –6 0120345670123145670122345B6A70L1_2C334IN56/7B0A12L43_4C56O7U01T2536456701237456701234567BBAALL__CCIONUT 11489-044 –10 01203456701231456701223435B6A70L1_2C344IN56/7B0A12L3_45C56O7U01T234656701234756701234567 BBAALL__CCOINUT 11489-045 图71. 增益与BAL_CIN和BAL_COUT的关系(RF = 900 MHz) 图73. 增益与BAL_CIN和BAL_COUT的关系(RF = 1900 MHz) 0 –40°C 0 +25°C –40°C +85°C +25°C –2 –2 +85°C –4 –4 –6 B) N(d –6 dB) –8 GAI AIN(–10 G –8 –12 –10 –14 –16 –12图01720324.5 增670益1231与456B70A12L32_4C5B6AI7N0L1_和2C334IBN56A/7B0LA1_2L34C_45C5O6O7UU01TT23的46576关701系23(4R56F7 0=12 324150670 MBBAALLH__CCzOIN)UT 11489-046 –18 0120345670123145670123245B6A70L1_2C334IN56/7B0A12L34_4C56O70U1T2354567012364756701234567 BBAALL__CCOINUT11489-047 图74. 增益与BAL_CIN和BAL_COUT的关系(RF = 2700 MHz) Rev. 0 | Page 30 of 52

ADRF6620 IP3和噪声系数优化 毫无疑问，偏置电流的提高有一个限度，一旦超过该限度， ADRF6620可以根据不同的目的进行配置：提高性能抑或 线性度提高所的好处便不再大于功耗和噪声提高所带来的 降低功耗。在性能至关重要的应用中，ADRF6620提供IP3 坏处。混频器内核会达到一个饱和点，在该点提高偏置电 或噪声系数优化功能。然而，如果功耗是优先考虑因素， 流不会改善性能。达到该点时，最好将偏置电流降至实现 则可降低混频器偏置电流以节省整体功耗，不过性能会降 所需性能的水平。根据客户的系统要求，可以获得线性度、 低。无论具体应用的需求是什么，ADRF6620都能提供性 噪声系数和功耗的平衡。 能与功耗兼顾的配置。 除了偏置优化以外，ADRF6620还有可配置失真抵消电 调整混频器偏置设置对性能和功耗的影响最大。因此，混 路。ADRF6620的线性化跨导体输入端由主路径和辅助路 频器偏置应当是第一调整手段。ADRF6620的有源混频器 径组成。通过调整辅助路径的幅度和相位，可以抵消主路 内核是线性化跨导体。偏置电流越大，跨导体线性度越 径产生的失真，从而改善IPd3性能。幅度和相位调整位于 高，因而IP3越高。不过，IP3的改善是以降低噪声系数和 以下串行接口位：MIXER_RDAC(寄存器0x31的位[8:5])和 提高功耗为代价(参见图75)。混频器偏置(MIXER_BIAS， MIXER_CDAC(寄存器0x31的位[4:0])。 寄存器0x31的位[11:9])每改变1位，电流便提高7.71 mA。 220 RF FREQ: 215 900MHz 210 1900MHz 2100MHz 205 2600MHz 200 195 A)190 m (C185 Δ7.71 mA IC180 175 Δ1 170 165 160 155 1500 1 2 M3IXER BIA4S5 67 11489-057 图75. 功耗变化与MIXER_BIAS的关系 Rev. 0 | Page 31 of 52

ADRF6620 图76至图83显示了MIXER_RDAC、 MIXER_CDAC和 数据显示，MIXER_BIAS对性能的影响最大。如上所述， MIXER_BIAS所有组合的IIP3和噪声系数扫描图。IIP3与 同时数据也证明，IIP3随着MIXER_BIAS的提高而改善，噪 MIXER_RDAC和MIXER_CDAC的关系图在一幅图中同时 声系数则是偏置设置最低时最佳。更仔细地观察数据可发 显示了表面和轮廓曲线。轮廓曲线位于表面曲线下方。读 现，对于不同的MIXER_RDAC和MIXER_CDAC组合，IIP3的 懂该图的最佳方法是找到表面曲线上表示最大IIP3的峰 变化范围约为5 dB到+10 dB，但噪声系数仅改变约0.5 dB。 值，然后在轮廓曲线上找到相同的颜色图案，从而确定优 决定IP3、噪声系数和功耗的取舍时，这些趋势非常重要。 化的MIXER_RDAC和MIXER_CDAC值。IIP3曲线的整体形 ADRF6620的总功耗不随MIXER_RDAC和MIXER_CDAC而 状不随MIXER_BIAS设置而变，因此仅显示MIXER_BIAS = 变，仅随混频器偏置设置而改变(参见图75)。 011的情形。 19.5 MIXER BIAS 900-0 900-6 40 19.0 900-2 900-7 900-4 18.5 35 B)18.0 d dBm) 30 GURE (17.5 P3 ( E FI17.0 II 25 NOIS16.5 16.0 20 0 15.5 MIXER5_CDAC10 15 0 5 MIXER_RDAC10 15 11489-093 15.0 007图150717815.0 噪2715声037系15047数150与751M5067I1X50E77R150_87R15D09A715C01、70150M171I15X017E21R501_73C150D174A150C175和15MMIIXXEERR__RCDDAACC 11489-062 不同MIXER_BIAS值的关系(RF频率 = 900 MHz) 图76. IIP3与MIXER_RDAC、MIXER_CDAC的关系 (MIXER_BIAS = 011，RF频率 = 900 MHz) 22.0 21.5 40 21.0 20.5 35 20.0 m) dB)19.5 3 (dB30 URE (19.0 IIP FIG18.5 25 SE 18.0 OI17.5 N 17.0 20 16.5 15 MIXER BIAS 16.0 1900-0 1900-6 MIXER_RD10 5 1155..50 0071511099170010050--242715037119500047-5175071506771507815071509710150711150715017123150174150715017515MMIIXXEERR__RCDDAACC 11489-063 AC 0 0 5 MIXER_CDAC 10 15 11489-094 图79. 噪声系数与MIXER_RDAC、MIXER_CDAC和 不同MIXER_BIAS值的关系(RF频率 = 1900 MHz) 图77. IIP3与MIXER_RDAC、MIXER_CDAC的关系 (MIXER_BIAS = 011，RF频率 = 1900 MHz) Rev. 0 | Page 32 of 52

ADRF6620 23.5 23.0 22.5 45 22.0 21.5 40 21.0 dB)20.5 35 E (20.0 m) UR19.5 B G IIP3 (d 2350 NOISE FI11117889....5050 17.0 20 15 16.5 MIXER BIAS 150 5MIXER_CDAC10 15 0 M5IX E R1_0R D A C 11489-060 111565...500 007152220111170002100050---0247150372211150000047--16750751506715077150871509715017015017115017215017315017415017515MMIIXXEERR__RCDDAACC11489-064 图80. IIP3与MIXER_RDAC、MIXER_CDAC的关系 图82. 噪声系数与MIXER_RDAC、MIXER_CDAC和 (MIXER_BIAS = 011，RF频率 = 2100 MHz) 不同MIXER_BIAS值的关系(RF频率 = 2100 MHz) 26.5 26.0 25.5 25.0 45 24.5 24.0 23.5 40 B)23.0 d22.5 E (22.0 35 R21.5 IIP3 (dBm)2350 NOISE FIGU111222899001......505050 18.0 17.5 20 20 17.0 MIXER BIAS 150 5 MIXER_CDAC10 15 0 MI1X0ER_RDAC 11489-061 11115566....0505007152220666170002100050---0247150372266150000047--16750751506715077150871509715017015017115017215017315017415017515MMIIXXEERR__RCDDAACC11489-065 图81. IIP3与MIXER_RDAC、MIXER_CDAC的关系 图83. 噪声系数与MIXER_RDAC、MIXER_CDAC和 (MIXER_BIAS = 011，RF频率 = 2700 MHz) 不同MIXER_BIAS值的关系(RF频率 = 2700 MHz) Rev. 0 | Page 33 of 52

ADRF6620 下面举一个例子，根据三个不同的目标，仔细选择 MIXER_RDAC、MIXER_CDAC和MIXER_BIAS设置对应的 ADRF6620的MIXER_RDAC、MIXER_CDAC和MIXER_ IIP3和噪声系数性能如图84所示。 BIAS设置，产生三组MIXER_RDAC、MIXER_CDAC和 50 IIP3 MIXER_BIAS值。第一个目标是优化IIP3。为实现最佳IIP3 45 性能，MIXER_BIAS设置为较高的电流值，MIXER_RDAC B) 40 d 和MIXER_CDAC在峰值下进行选择。这种配置可实现最佳 RE ( 35 U IIP3性能。但是，其功耗也最高，噪声系数性能降低。第 FIG 30 E 二个目标是在IIP3、噪声系数和功耗之间实现平衡。第三 OIS 25 N 个目标则是优化噪声系数。这种配置导致功耗最低，但 m)/ 20 B IIP3非最佳。表15总结了测试条件，表16显示了对应的 3 (d 15 IIP3: OPT IIP3 MIXER_RDAC、MIXER_CDAC和MIXER_BIAS值。特定 IIP 10 NFIOGIUSREE IIIIPP33:: OIIPP3TANNODISNEO FISIGEU FRIGEURE BALANCE NF: OPT IIP3 5 NF: OPTNOISE FIGURE NF: IIP3ANDNOISE FIGURE BALANCE 0 0.6 1.1 RF FR1E.6QUENCY (G2H.z1) 2.6 11489-066 图84. IIP3和噪声系数优化示例 表15. 混频器优化小结 参数 测试条件/注释 优化IIP3 MIXER_RDAC、MIXER_CDAC和MIXER_BIAS针对优化IIP3性能而配置。 噪声系数、IIP3和功耗平衡 MIXER_BIAS限于0、1或2(十进制)以改善噪声系数，允许IIP3降低。MIXER_RDAC和MIXER_CDAC针对优化IIP3而选择， 因为MIXER_RDAC和MIXER_CDAC对IIP3的影响比对噪声系数的影响要大。 优化噪声系数 MIXER_BIAS设置为0(十进制)以实现最佳噪声系数。MIXER_RDAC和MIXER_CDAC针对优化IIP3而选择，因为它们 对IIP3的影响比对噪声系数的影响要大。 表16. BAL_CIN、BAL_COUT、MIXER_RDAC、MIXER_CDAC和MIXER_BIAS的建议设置(十进制) RF频率 优化IIP3 IIP3和噪声系数平 衡 优化噪声系数 (MHz) BAL_CIN BAL_COUT RDAC CDAC BIAS RDAC CDAC BIAS RDAC CDAC BIAS 600 7 7 6 10 4 4 15 2 4 15 0 700 7 7 5 14 4 4 15 2 4 15 0 800 5 5 3 13 3 3 14 2 2 15 0 900 3 4 0 15 0 3 13 2 2 14 0 940 3 3 5 12 4 5 11 2 2 13 0 1000 2 3 5 11 4 4 10 2 3 11 0 1100 1 2 5 10 4 3 10 1 2 11 0 1200 1 2 5 9 4 3 9 1 2 10 0 1300 0 2 8 8 4 3 9 1 2 10 0 1400 0 2 6 7 4 4 8 1 2 9 0 1500 0 2 6 7 4 5 7 2 3 8 0 1600 0 2 8 7 4 5 7 2 2 8 0 1700 0 1 6 6 4 5 6 2 4 7 0 1800 0 1 9 6 4 5 6 2 4 7 0 1840 0 1 9 6 5 5 6 2 3 7 0 1900 0 1 9 6 5 6 5 2 3 7 0 2000 0 1 7 5 5 3 6 0 3 6 0 2100 1 1 9 5 5 5 5 1 3 6 0 2140 1 1 9 5 4 5 5 1 3 6 0 2200 2 0 7 4 4 5 5 1 3 6 0 2300 2 0 7 4 4 5 5 1 3 6 0 2400 1 0 7 4 4 5 5 1 3 6 0 2500 1 0 7 4 4 5 5 1 3 6 0 2600 1 0 7 4 4 5 5 1 3 6 0 2700 1 0 7 4 4 5 5 1 3 6 0 2800 1 0 7 4 4 4 15 2 4 15 0 2900 1 0 7 4 4 4 15 2 4 15 0 3000 0 0 7 4 4 3 14 2 2 15 0 Rev. 0 | Page 34 of 52

ADRF6620 中间级滤波要求 MXOUT+ 82.5Ω 为提高线性度，可能需要在混频器输出端滤波。对于频率 规划要求低RF频率输入和IF输出的应用，混频器输出端的 2.5pF + 90Ω +1.1pF 求和项(f + f )可能落在目标频段内。由于不必要的额外 信线性号区功域率R工的F 作存。L在O结，果不，需线要性的度求下和降项，可O能IP会3和导O致IPI2F大 D幅G降A在低非。 82.5Ω MXOUT– 11489-049 图86. 混频器输出阻抗的等效模型 因此，需要一个低通滤波器来衰减不需要的信号，同时保 持所需信号在目标频段内的完整性。此外，低通滤波器还 10 290 能起到抑制LO馈通的作用。由于典型DPD接收应用中没有阻 9 塞低示器带频，通的宽求。因滤差的和在此波分低项信低器输频。号阶位出截上流滤于直止拉开波混流频电始器频偏率感的(器置决与如地输到三定低方出正阶。通，与切电然滤一I比源后波F对 雪(，器D上5 G夫V三一拉A)滤阶起。输电波低形电入感器通成感之(L)通滤一值1间和常波个由，L即器带信如2)足将号衰通图够混目减滤85。标频高波所 PARALLEL CAPACITANCE (pF) 2345678 PARPAALRLAELL LCEALP RAECSITISATNACNECE 122229135700000 PARALLEL RESISTANCE (Ω) 器。滤波器的输出通过串联电容交流耦合，并通过IFIN+ 170 1 和IFIN−引脚送至片内IF DGA。 +5V 00 100 200 300 FR40E0QUE5N00CY (6M0H0z)700 800 900 1000150 11489-050 图87. 混频器输出阻抗与频率的关系 L1 L2 图88显示了IF DGA的阻抗与频率的关系。IF DGA和混频器 L3 18 MXOUT+ 的四端口S参数文件可在analog.com上找到，对设计中间级 RF C1 C2 19 MXOUT– 滤波器很有用，可精确捕捉输入和输出阻抗。作为低频时 L4 的一阶近似，混频器输出具有大约255 Ω的固定阻抗，IF DAG LO 0.1µF 的输入阻抗约为150 Ω。因此，所设计的低通滤波器应具有 16 IFIN+ IFIN– 255 Ω的输入阻抗和150 Ω的输出阻抗。 15 0.1µF 9 IFOUT1– 8 IFOUT1+ 20 500 图85. 低通IF11滤10 II波FFOOUU器TT22–+ 11489-048 pF) 1168 OIOINNUUPPTTUUPPTTUU CRTTAE CRSPAEAISSPCTAIISATCTNAIATCNNAECCNEECE 440500 Ω) 设计低通滤波器时，必须考虑混频器的输出阻抗和IF DGA NCE ( 14 350 NCE ( 的输入阻抗。混频器的输出阻抗包含实部和虚部，等效模 CITA 12 300 STA PA 10 250 ESI 型如图86所示。图87显示了混频器输出的阻抗与频率的 L CA 8 PARALLEL RESISTANCE 200 EL R 关系。 LE LL AL 6 150 RA R A A P P 4 100 PARALLEL CAPACITANCE 2 50 0 0 0 100 200 300 FR40E0QUE5N00CY (6M0H0z)700 800 900 1000 11489-051 图88. IF DGA输入/输出阻抗与频率的关系 Rev. 0 | Page 35 of 52

ADRF6620 最重要的是，低通中间级滤波器必须衰减求和项(fRF + fLO)和 表17. 滤波器设计示例 LO馈通，防止DGA不必要的过驱。实现最佳OIP3性能所 参数 数值 需的衰减水平如图89所示，其中给出了OIP3与(f + f )幅度 R 255 Ω RF LO S 的关系曲线。为保持性能，应将求和项的幅度衰减到至少 R 150 Ω L −16 dBm(见图89)。超过此点，幅度提高多少dB，OIP3就会 通带边缘 500 MHz 通带边缘的衰减 0.5 dB 下降多少dB。 阻带边缘 1400 MHz 阻带边缘的衰减 20 dB 46 滤波器类型 三阶切比雪夫 44 使用教科书中的滤波器公式或滤波器设计软件，可以设计 42 一个满足表17中所有规格的三阶切比雪夫滤波器，如图91 40 所示。1.1 pF的混频器输出电容可以融入滤波器中，因此， m) B C1从2 pF减至0.8 pF。此外，根据PCB板堆叠情况，可以进 P3 (d 38 一步减小或消除C2，因为PCB板的电容可用作滤波器的第 OI 36 三极点。仿真中使用的元件是Coilcraft 0805CS电感和Murata 34 GRM15系列电容。图90显示了满足表17中所有滤波器规格 的滤波器曲线。 32 30 –20 –18 –16 –A1M4PLIT–U1D2E (dB–m10) –8 –6 –4 11489-052 –50 图89. OIP3与(f + f )幅度的关系 RF LO ADRF6620最适合用于数字预失真(DPD)接收机。图91显示 –10 m) 了用于DPD的滤波器设计实例。表17列出了中间级滤波器 B–15 d 设计目标。在用于蜂窝传输的大多数DPD系统中，通带位 UDE (–20 于50 MHz到500 MHz之间。因此，上拉电感的低频截止频 LIT 率为50 MHz，中间级低通滤波器的通带边缘为500 MHz。 AMP–25 这样便能得到具有最大平坦度的50 MHz到500 MHz通带滤 –30 波器曲线。1400 MHz时的阻带衰减为20 dB，这一般能够对 –35 混频器求和项进行必要的衰减并留有一定的裕量。 –40 0 200 400 600 FR8E00QUE10N0C0Y 1(M20H0z)1400 1600 1800 2000 11489-054 图90. 三阶切比雪夫滤波器曲线 +5V RS L1 L2 RL 470nH 470nH MXOUT+ IFIN+ L3 + 82.5Ω 24nH 0.1µF + + C1 + C2 + 150Ω 2.5pF 90Ω 1.1pF 0.8pF 1pF L4 82.5Ω MXOUT– 24nH 0.1µF MIXEEQR UOIVUATPLEUNT TIM MPOEDDEALNCE THIRD-ORDFIELRT ECRHEBYSHEV DC BCLAO+PCSKING INPIDUET AIMLIF PIFIEN DA–AMNPCE 11489-053 图91. 低通中间级滤波器设计 Rev. 0 | Page 36 of 52

ADRF6620 保持与图91所示相同的三阶切比雪夫滤波器设计，通过调 由于ADRF6620评估板的电容非常接近C1和C2电容，因此 整元件值可以优化性能，不过其它特性会受影响。为实现 可以将其从设计中移除。不过，对于采用其它堆叠的PCB 最平坦的带通响应，需要牺牲一定的信号带宽(参见图92)。 设计，情况可能不是这样。 L3和L4电感用47 nH电感代替，电容不填充。这种配置可获 图93比较了在混频器输出端进行滤波和不滤波两种情况 得最平坦的通带纹波，但信号带宽会在300 MHz时开始滚 下，ADRF6620的OIP3和OIP2性能。 降。带宽越窄，则对混频器求和项和LO泄漏的衰减越强， 85 如果不需要很宽的信号带宽，那么这将是一个有益的结果。 图92所示的结果只能用作指南，中间级滤波器的设计应根 75 OIP2 WITH FILTER 据具体PCB板条件进行。图92中的曲线是利用ADRF6620评 m) 65 OIP2 WITH NO FILTER 估板测定。 B d P3 ( 55 OI 12 m)/ OIP3 WITH FILTER B 45 11 L3 = L4 = 47nH, C1 = C2 = OPEN 2 (d P L3 = L4 = 39nH, C1 = C2 = OPEN OI 35 10 OIP3 WITH NO FILTER 9 25 B) d GAIN ( 78 L3 = L4 = 24nH, C1 = 0.8pF, C2 = 1pF 1550 100 150 20IF0 FRE25Q0UEN3C0Y0 (MH3z5)0 400 450 500 11489-056 图93. 在DGA输出端进行滤波和不滤波两种情况下的OIP2/OIP3性能； 6 RF频率 = 900 MHz，高端LO抑制，LO扫描 5 4 50 100 150 20IF0 FRE25Q0UEN3C0Y0 (MH3z5)0 400 450 500 11489-055 图92. 中间级滤波器设计权衡 Rev. 0 | Page 37 of 52

ADRF6620 IF DGA与负载的关系 20 在设计上，当源电阻和负载电阻均为150 Ω时(此即匹配条 18 件)，IF DGA针对性能进行了优化。若负载或源电阻不等于 16 RL = 500Ω 150 Ω(参见“数字可编程可变增益放大器(DGA)”部分)，则可 B) 14 RL = 150Ω 利用以下公式确定最终增益和输入/输出电阻。 N (d 12 GAI 10 RL = 73Ω 电压增益 = AV = 0.044 × (1000||RL) GA D 8 R = (1000 + R)/(1 + 0.044 × R) F IN L L I 6 S21 (Gain) = 2 × RIN/(RIN + RS) × AV 4 RL = 50Ω R = (1000 + R)/(1 + 0.044 × R) OUT S S 2 在ADRF6620的混频器输出路由至IF DGA输入的配置中， 0 不再满足匹配条件，因为IF DGA看到的源阻抗是混频器输 0 100 200 300 FR40E0QUE5N00CY (6M0H0z)700 800 900 1000 11489-068 出端的255 Ω输出阻抗。因此，放大器的增益和输出电阻不 图95. 不同负载下IF DGA增益与频率的关系 再是预期的15 dB(参见图94)。 –20 –30 –40 255Ω RIN ROUT RL 11489-067 3 (dBc)––6500 RL = 50Ω 图94. IF DGA的混频器负载 MD AI–70 对于匹配条件，理想负载是150 Ω，不过这可能不是最易获 G D 得的负载阻抗。因此，必须考虑负载与性能的取舍。在匹 IF –80 RL = 73Ω 配条件下，IF DGA针对线性度而优化，因此，三阶交调产 –90 物随负载而降低。表18给出了一些常见输出负载，图95、 –100 RL = 500Ω RL = 150Ω 图如9本6和部图分9中7显的示公了式负所载示对，增IF 益D、GAIM的D加2载和方IM式D3影的响影放响大。器 的 –11040 120 200 28F0REQU36E0NCY 4(M40Hz) 520 600 680 11489-069 图96. 不同负载下IF DGA IMD3与频率的关系 输入电阻R 。R 进而决定混频器输出端与IF DGA输入端之 IN IN 间的中间级滤波器的负载电阻。中间级滤波器具有混频器 输出端的255 Ω源阻抗和特定RL负载的负载阻抗R 参见表 IN( 18)。由于阻抗不匹配，电平规划计算中必须考虑中间级滤 波器的插入损耗。 图97. 不同负载下IF DGA IMD2与频率的关系 表18. 常见输出负载 R (Ω) R (Ω) A (线性) A (dB) S21(线性) S21 (dB) R (Ω) R (Ω) S IN V V OUT L 255 65 14.7 23.3 6 15.5 102.7 500 255 151 5.7 15.2 4.3 12.6 102.7 150 255 255 3 9.5 3 9.5 102.7 73 255 328 2.1 6.4 2.4 7.5 102.7 50 Rev. 0 | Page 38 of 52

ADRF6620 ADC接口 176 Ω电阻与1 kΩ的ADC输入阻抗并联，产生ADRF6620 IF ADRF6620集成的IF DGA可为缓冲式和非缓冲式ADC提供 DGA所看到的等效150 Ω差分输出负载。此外，AD9434的输 可变且足够的驱动能力。它还能提供ADC采样边沿与混频 入电容可用作抗混叠滤波器的第四个极点。最终设计原理 器内核之间的隔离。因此，与ADC接口时，只需要一个抗 图如图99所示。抗混叠滤波器具有最大平坦度，通带带宽 混叠滤波器。 为500 MHz。表19给出了用于DPD的抗混叠滤波器设计的元 件值。图98显示了仿真抗混叠滤波器设计。 ADRF6620最适合用于蜂窝基站数字预失真(DPD)系统。预 失真用于提高发射机功率放大器(PA)的线性度。由于DPD 路径的输入信号是已知的发射信号，因此硬件要求通常不 表19. 500 MHz抗混叠滤波器设计的元件值 参数 数值 类型 制造厂商 像主接收路径那样严格。与已知发射信号的自动相关使得 L1 = L2 470 nH 0805CS Coilcraft ADC的信噪比(SNR)不是最重要的因素。因此，11位到14 C1 DNP GRM15 Murata 位分辨率的ADC通常即足够。更重要的考虑因素是转换器 L3 = L4 39 nH 0805CS Coilcraft 的模拟带宽。传统DPD系统要求其为发射带宽的3至5倍。 C2 DNP GRM15 Murata 若发射带宽为100 MHz，则DPD带宽至少必须是500 MHz， L5 = L6 1 µH 0805LS Coilcraft 以便进行五阶校正。 L7 = L8 15 nH 0805CS Coilcraft C3 2.7 pF GRM15 Murata 在DPD设计中，AD9434可以很好地配合ADRF6620使用。 L9 = L10 27 nH 0805CS Coilcraft AD9434是一款12位370 MSPS/500 MSPS缓冲式ADC。其全 功率模拟带宽为1 GHz，支持五阶校正绰绰有余。AD9434的 0 采样速率不足以满足采样理论要求，但DPD应用常常允许 –5 欠采样，因此这是可以接受的。由于DPD路径中的接收信 –10 号是已知的发射信号，因此可以明确区分目标信号及其 –15 混叠。 B) E (d–20 抗混叠滤波器位于ADRF6620与AD9434之间。混叠是DPD UD–25 T 接收链的常见做法，因此对抗混叠滤波器的要求可以降 MPLI–30 低。二阶或三阶滤波器即足以降低高频噪声，防止其折返 A –35 到目标频段中。设计抗混叠滤波器时，必须考虑ADRF6620 –40 IF DGA的输出阻抗和AD9434的输入阻抗。AD9434的差分 –45 电阻为1 kΩ，并联电容为1.3 pF。在匹配负载条件下，IF DGA –50 针对增益和线性度而优化，IF DGA的负载为150 Ω。为此，应 0 200 400 600 FR80E0QU1E0N0C0Y 1(M20H0z)1400 1600 1800 2000 11489-100 在ADC输入端并联一个176 Ω电阻。 图98. 仿真抗混叠滤波器设计 +5V +5V ADRF6620 L1 L2 L5 L6 MIXER OUTPUT L3 0.1µF 0.1µF L7 L9 + AD9434 + 88Ω 255Ω + C1 L4 + C2 0+.1µF ADRF6620 0.1+µF L8 + C3L10 88Ω 1kΩ + 1.3pF 11489-071 IFAMP 图99. ADRF6620与AD9434的接口 Rev. 0 | Page 39 of 52

ADRF6620 功耗模式 应尽可能远离(如果可能，应构成一定的角度)，防止交叉 ADRF6620具有许多模块，通过写入寄存器0x01(参见表23)， 耦合。 可将这些模块独立关断。 RF输入端的输入阻抗为50 Ω，通往该引脚的走线也必须具 外部LO模式 有50 Ω特征阻抗。用接地隔直电容端接未使用的RF输入。 在外部LO模式下，内部PLL和VCO禁用，功耗降低大约 100 mA。表20列出了配置外部LO模式所需的寄存器设置。 表20. 外部LO模式的串行端口配置 位名称 状态 寄存器 LDO_3P3_EN 开 0x01 = 0x8B53 GND RFIN0 VCO_LDO_EN 开 0x01 = 0x8B53 GND CP_EN 关 0x01 = 0x8B53 GND RFIN1 DIV_EN 关 0x01 = 0x8B53 GND VCO_EN 开 0x01 = 0x8B53 GND RFIN2 REF_BUF_EN 关 0x01 = 0x8B53 GND LO_DRV_EN 关 0x01 = 0x8B53 GND LO_PATH_EN 开 0x01 = 0x8B53 RFIN3 GND MIX_EN 开 0x01 = 0x8B53 IF_AMP_EN 开 0x01 = 0x8B53 LO_LDO_EN 开 0x01 = 0x8B53 VCO_SEL 外部LO 0x22, Bits[2:0] = 011 11489-072 IF DGA禁用模式 图100. RF输入的推荐布局 在不使用IF DGA的应用中，可以将其关断。通过禁用IF_ ADRF6620的IF DGA输出针对每个极性都有两个输出引脚， AMP_EN位(寄存器0x01的位11 = 0)，可实现关断。通过禁用 它们的位置交叉相对：IFOUT1+ (引脚8)、IFOUT1− (引脚9)、 放大器，ADRF6620的功耗降低大约25 mA，另外放大器输 IFOUT2+ (引脚10)、IFOUT2− (引脚11)。设计电路板时， 出端的各偏置电感也可节省35 mA至50 mA。IF DGA禁用时， 相应的输出由于布线而互相连接，因此应将寄生电容降至 其输入和输出阻抗为高阻态。因此，输入和输出引脚可以 最小。降低寄生电容的一个良好实践做法是避免该布线区 断开。如果不希望让这些节点断开，另一种做法是通过1 kΩ 域和扼流圈的任何接地或与电源层相接。图101所示为推 电阻将这些引脚接地。 荐布局。相同极性的IF DGA输出引脚在板底部通过蓝色走 线和过孔相连。 布局布线 为优化性能并降低杂散寄生效应，必须精心设计ADRF6620 的布局布线。ADRF6620支持四路RF输入，RF部分的布局 布线对于实现各通道之间的隔离至关重要。图100显示了 IFOUT1+ RF输入的推荐布局。各路RF输入(RFIN0至RFIN3)在接地 IFOUT1– 引脚之间隔离，最佳布局方法是让走线短且直。为此，应将 这些引脚直接连到ADRF6620裸露焊盘的中央接地焊盘。 IFOUT2+ 这种方法可使走线电感最小，并提高通道之间的隔离度。 IFOUT2– 此外，为改善隔离性能，不要将RFIN0至RFIN3走线彼此 平行布线，而应在离开引脚后立即将走线分散。这些走线 11489-073 图101. IF DGA输出的推荐布局 (绿色走线在板顶部布线，蓝色走线在板底部布线) Rev. 0 | Page 40 of 52

ADRF6620 寄存器映射 表21. 寄存器映射汇总表 寄存 位15 位14 位13 位12 位11 位10 位9 位8 器 名称 位 位7 位6 位5 位4 位3 位2 位1 位0 复位 RW 0x00 SOFT_RESET [15:8] 保留 0x00000 W [7:0] 保留 SOFT_RESET 0x01 Enables [15:8] LO_LDO_EN 保留 保留 保留 IF_AMP_EN 保留 MIX_EN LO_PATH_EN 0x8B7F RW [7:0] LO_DRV_EN 保留 REF_BUF_EN VCO_EN DIV_EN CP_EN VCO_LDO_EN LDO_3P3_EN 0x02 INT_DIV [15:8] 保留 DIV_MODE INT_DIV[10:8] 0x0058 RW [7:0] INT_DIV[7:0] 0x03 FRAC_DIV [15:8] 保留 FRAC_DIV[10:8] 0x0250 RW [7:0] FRAC_DIV[7:0] 0x04 MOD_DIV [15:8] 保留 MOD_DIV[10:8] 0x0600 RW [7:0] MOD_DIV[7:0] 0x20 CP_CTL [15:8] 保留 保留 CSCALE 保留 0x0C26 RW [7:0] 保留 BLEED_DIR BLEED 0x21 PFD_CTL [15:8] 保留 0x0003 RW [7:0] 保留 REF_MUX_SEL PFD_POLARITY REFSEL 0x22 FLO_CTL [15:8] 保留 LO_DRV_LVL[1] 0x000A RW [7:0] LO_DRV_LVL[0] 保留 LO_DIV_A VCO_SEL 0x23 DGA_CTL [15:8] 保留 RFSW_MUX RFSW_SEL RFDSA_SEL[3] 0x0000 RW [7:0] RFDSA_SEL[2:0] IF_ATTN 0x30 BALUN_CTL [15:8] 保留 0x00000 RW [7:0] BAL_COUT 保留 BAL_CIN 保留 0x31 MIXER_CTL [15:8] 保留 MIXER_BIAS MIXER_RDAC[3] 0x08EF RW [7:0] MIXER_RDAC[2:0] 保留 MIXER_CDAC 0x40 PFD_CTL2 [15:8] 保留 0x0010 RW [7:0] 保留 ABLDLY CPCTRL CLKEDGE 0x42 DITH_CTL1 [15:8] 保留 0x000E RW [7:0] 保留 DITH_EN DITH_MAG DITH_VAL 0x43 DITH_CTL2 [15:8] DITH_VAL[15:8] 0x0001 RW [7:0] DITH_VAL[7:0] Rev. 0 | Page 41 of 52

ADRF6620 寄存器地址描述 寄存器0x00；复位：0x00000；名称：SOFT_RESET 表22. SOFT_RESET的位功能描述 位 位名称 设置 说明 复位 访问类型 0 SOFT_RESET 软复位 0x0000 W REGISTER 0x01, RESET: 0x8B7F, NAME: ENABLES 表23. Enables的位功能描述 位 位名称 设置 说明 复位 访问类 型 15 LO_LDO_EN LO LDO上电 0x1 RW 11 IF_AMP_EN IF DGA使能 0x1 RW 9 MIX_EN 混频器使能 0x1 RW 8 LO_PATH_EN 外部LO路径使能 0x1 RW 7 LO_DRV_EN LO驱动器使能 0x0 RW 5 REF_BUF_EN 参考缓冲器使能 0x1 RW 4 VCO_EN VCO上电 0x1 RW 3 DIV_EN 分频器上电 0x1 RW 2 CP_EN 电荷泵上电 0x1 RW 1 VCO_LDO_EN VCO LDO上电 0x1 RW 0 LDO_3P3_EN 3.3 V LDO上电 0x1 RW Rev. 0 | Page 42 of 52

ADRF6620 寄存器0x02；复位：0x0058；名称： INT_DIV 表24. INT_DIV的位功能描述 位 位名称 设置 说明 复位 访问类 型 11 DIV_MODE 0x0 RW 0 小数 1 整数 [10:0] INT_DIV 设置分频器INT值 0x58 RW 寄存器0x03；复位：0x0250；名称： FRAC_DIV 表25. FRAC_DIV的位功能描述 位 位名称 设置 说明 复位 访问类 型 [10:0] FRAC_DIV 设置分频器FRAC值 0x250 RW 寄存器0x04；复位：0x0600；名称： MOD_DIV 表26. MOD_DIV的位功能描述 位 位名称 设置 说明 复位 访问类 型 [10:0] MOD_DIV 设置分频器MOD值 0x600 RW Rev. 0 | Page 43 of 52

ADRF6620 寄存器0x20；复位：0x0C26；名称： CP_CTL 表27. CP_CTL的位功能描述 位 位名称 设置 说明 复位 访问类型 [13:10] CSCALE 电荷泵电流 0x3 RW 0001 250 µA 0011 500 µA 0111 750 µA 1111 1000 µA 5 BLEED_DIR 电荷泵渗漏方向 0x1 RW 0 吸电流 1 源电流 [4:0] BLEED 电荷泵渗漏 0x06 RW 00000 0 µA 00001 15.625 µA … … N × 15.625 µA … 11110 468.75 µA 11111 484.375 µA Rev. 0 | Page 44 of 52

ADRF6620 寄存器0x21；复位：0x0003；名称： PFD_CTL 表28. PFD_CTL的位功能描述 位 位名称 设置 说明 复位 访问类 型 [6:4] REF_MUX_SEL 设置REF输出分频比/VPTAT/LOCK_DET 0x0 RW 000 LOCK_DET 001 VPTAT 010 REFCLK 011 REFCLK/2 100 REFCLK × 2 101 保留 110 REFCLK/4 111 保留 3 PFD_POLARITY 设置PFD极性 0x0 RW 0 正KV VCO 1 负K VCO V [2:0] REFSEL 设置REF输入分频比 0x3 RW 000 ×2 001 ×1 010 DIV2 011 DIV4 100 DIV8 Rev. 0 | Page 45 of 52

ADRF6620 寄存器0x22；复位：0x000A；名称： FLO_CTL 表29. FLO_CTL的位功能描述 位 位名称 设置 说明 复位 访问类 型 [8:7] LO_DRV_LVL LO幅度 0x0 RW 00 −4 dBm 01 0.5 dBm 10 +3 dBm 11 +4.5 dBm [4:3] LO_DIV_A LO_DIV_A 0x1 RW 00 DIV1 01 DIV2 10 DIV4 11 DIV8 [2:0] VCO_SEL 选择VCO内核/外部LO 0x2 RW 000 5.2 GHz至5.7 GHz 001 4.1 GHz至5.2 GHz 010 2.8 GHz至4.1 GHz 011 EXT LO 100 VCO_PWRDWN 101 VCO_PWRDWN 110 VCO_PWRDWN 111 VCO_PWRDWN Rev. 0 | Page 46 of 52

ADRF6620 寄存器0x23；复位：0x0000；名称： DGA_CTL 表30. DGA_CTL的位功能描述 位 位名称 设置 说明 复位 访问类型 11 RFSW_MUX 设置开关控制。 0x0 RW 0 串行控制 1 引脚控制 [10:9] RFSW_SEL 设置RF输入。 0x0 RW 00 RFIN0 01 RFIN1 10 RFIN2 11 RFIN3 [8:5] RFDSA_SEL 设置RFDSA衰减。范围：0 dB至15 dB，步长1 dB。 0x0 RW 0000 0 dB 0001 1 dB ... 1110 14 dB 1111 15 dB [4:0] IF_ATTN IF衰减。范围：3 dB至15 dB，步长0.5 dB。 0x0 RW 00000 3 dB 00001 3.5 dB ... 10111 14.5 dB 11000 15 dB Rev. 0 | Page 47 of 52

ADRF6620 寄存器0x30；复位：0x00000；名称： BALUN_CTL 表31. BALUN_CTL的位功能描述 位 位名称 设置 说明 复位 访问类 型 [7:5] BAL_COUT 设置巴伦输出电容 0x0 RW 000 最小电容 ... ... 111 最大电容 [3:1] BAL_CIN 设置巴伦输入电容 0x0 RW 000 最小电容 ... ... 111 最大电容 寄存器0x31；复位：0x08EF；名称： MIXER_CTL 表32. MIXER_CTL的位功能描述 位 位名称 设置 说明 复位 访问类 型 [11:9] MIXER_BIAS 设置混频器偏置值 0x4 RW 000 最小值 ... 111 最大值 [8:5] MIXER_RDAC 设置混频器RDAC值 0x7 RW [3:0] MIXER_CDAC 设置混频器CDAC值 0xF RW Rev. 0 | Page 48 of 52

ADRF6620 寄存器0x40；复位：0x0010；名称： PFD_CTL2 表33. PFD_CTL2的位功能描述 位 位名称 设置 说明 复位 访问类型 [6:5] ABLDLY 设置反冲防回差延迟 0x0 RW 00 0 ns 01 0.5 ns 10 0.75 ns 11 0.9 ns [4:2] CPCTRL 设置电荷泵控制。 0x4 RW 000 均使能 001 放电 010 充电 011 三态 100 PFD [1:0] CLKEDGE 设置PFD边沿敏感性 0x0 RW 00 Div和REF下降沿 01 Div下降沿，REF上升沿 10 Div上升沿，REF下降沿 11 Div和REF上升沿 Rev. 0 | Page 49 of 52

ADRF6620 寄存器0x42；复位：0x000E；名称： DITH_CTL1 表34. DITH_CTL1的位功能描述 位 位名称 设置 说明 复位 访问类 型 3 DITH_EN 设置扰动使能 0x1 RW 0 禁用 1 使能 [2:1] DITH_MAG 设置扰动幅度 0x3 RW 0 DITH_VAL 设置扰动值 0x0 RW 寄存器0x43；复位：0x0001；名称： DITH_CTL2 表35. DITH_CTL2的位功能描述 位 位名称 设置 说明 复位 访问类 型 [15:0] DITH_VAL 设置扰动值 0x1 RW Rev. 0 | Page 50 of 52

ADRF6620 外形尺寸 7.10 7.00 SQ 0.30 6.90 0.23 PIN 1 0.18 PIN 1 INDICATOR 37 48 INDICATOR 36 1 0.50 BSC EXPOSED 5.65 PAD 5.50 SQ 5.35 0.45 24 13 0.20 MIN TOP VIEW BOTTOM VIEW 0.40 0.35 5.50 REF 0.80 FOR PROPER CONNECTION OF 0.75 THE EXPOSED PAD, REFER TO 0.70 0.05 MAX THE PIN CONFIGURATION AND 0.02 NOM FUNCTION DESCRIPTIONS COPLANARITY SECTION OF THIS DATA SHEET. 0.08 SEPALTAINNGE COMPLIANT TO JEDEC0 .S2T0A RNEDFARDS MO-220-WKKD. 06-06-2012-B 图102. 48引脚引线框芯片级封装[LFCSP_WQ] 7 mm x 7 mm超薄体 (CP-48-9) 图示尺寸单位：mm 订购指南 型号1 温度范围 封装描述 封装选项 ADRF6620ACPZ-R7 −40°C至+85°C 48引脚引线框芯片级封装[LFCSP_WQ] CP-48-9 ADRF6620-EVALZ 评估板 1 Z = 符合RoHS标准的器件。 Rev. 0 | Page 51 of 52

ADRF6620 注释 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11489sc-0-7/13(0) Rev. 0 | Page 52 of 52