8通道LNA/VGA/AAF/ ADC与交叉点开关 AD9273 产品特性 功能框图 8低通噪道声L前NA置、放V大GA器、(LANAAF)和ADC VDD1VDD2 DWNTBY RVDD AA PS D 折合到输入端的噪声电压 = 1.26 nV/√Hz(增益 = 21.3 dB， LOSW-A AD9273 5 MHz，典型值) LO-A SPI可编程增益 = 15.6 dB/17.9 dB/21.3 dB LLGI--AA LNA VGA 1A2-DBCIT SLEVRDIASL DDOOUUTTAA+– 单端输入；V 最大值 = 733 mV p-p/ 550 mV p-p/367 mV p-p LOSW-B AAF IN 双模有源输入阻抗匹配 LO-B 带宽(BW)：>100 MHz LLGI--BB LNA VGA 1A2-DBCIT SLEVRDIASL DDOOUUTTBB+– AAF 满量程(FS)输出= 4.4 V p-p差分电压 LOSW-C LO-C 可变增益放大器(VGA) 衰减器范围 = −42 dB至0 dB LLGI--CC LNA VGA 1A2-DBCIT SLEVRDIASL DDOOUUTTCC+– AAF LOSW-D SPI可编程PGA增益 = 21 dB/24 dB/27 dB/30 dB LO-D 抗混线叠性滤dB波增器益(A控A制F) LLGI--DD LNA VGA AAF 1A2-DBCIT SLEVRDIASL DDOOUUTTDD+– LOSW-E 可编程二阶低通滤波器(LPF)：8 MHz至18 MHz LO-E 可编程高通滤波器(HPF) LLGI--EE LNA VGA 1A2-DBCIT SLEVRDIASL DDOOUUTTEE+– 模数转换器(ADC) LOSW-F AAF 10 MSPS至50 MSPS时为12位 LO-F SNR = 70 dB LLGI--FF LNA VGA 1A2-DBCIT SLEVRDIASL DDOOUUTTFF+– AAF SFDR = 75 dB LOSW-G LO-G 串数行据L时V钟DS输(A出N和SI-帧64时4，钟I输EE出E 1596.3缩小范围链路) LLGI--GG LNA VGA 1A2-DBCIT SLEVRDIASL DDOOUUTTGG+– AAF LOSW-H 包括一个8 × 8差分交叉点开关，以支持连续波(CW)多普勒模式 LO-H 低功耗，在12位/40 MSPS (TGC)时，每通道功耗为109 mW LLGI--HH LNA VGA 1A2-DBCIT SLEVRDIASL DDOOUUTTHH+– 连续波多普勒模式下，每通道功耗为70 mW AAF 灵过可活载从的恢低省复功电时耗模间待式：机<模1式0 n快s速恢复：<2 μs SAWRRITACYH REFERENCE SERIALPORTINTERFACE DATARATEMULTIPLIER FFDDCCCCOOOO+–+– 100引脚TQFP和144引脚BGA封装 应医汽疗车用成雷像达/超声 CWD[7:0]+ANDCWD[7:0]– GAIN+ GAIN– VREF RBIAS CSBSCLK SDIO CLK+CLK– 07030-001 图1. 概述 AD9273针对低成本、低功耗、小尺寸及易于使用的应用而 LNA具有单端转差分增益，可以通过SPI进行选择。增 设计。它集成了带有可变增益放大器(VGA)的八通道低噪 益为21.3 dB时，LNA折合到输入端的噪声电压典型值为 声放大器(LNA)、抗混叠滤波器(AAF)和12位、10 MSPS至 1.26 nV/√Hz；在典型增益下，整个通道折合到输入端的噪 50 MSPS模数转换器(ADC)。 声为1.42 nV/√Hz。假设噪声带宽为15 MHz且LNA增益为 每个通道均具有42 dB的可变增益范围、完全差分信号路径、 21.3 dB，则输入信噪比(SNR)约为91 dB。在连续波多普勒模 有源输入前置放大器终端、最大52 dB的增益以及转换速率 式下，LNA输出驱动一个跨导放大器，该放大器通过一个 高达50 MSPS的ADC。通道专门针对动态范围与低功耗而优 8 × 8差分交叉点开关进行切换。该开关可通过SPI进行设置。 化，适合要求小封装尺寸的应用。 Rev. B Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Tel: 781.329.4700 www.analog.com Trademarks and registered trademarks are the property of their respective owners. Fax: 781.461.3113 ©2009 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。

AD9273 目录 产品特性............................................................................................1 工作原理..........................................................................................21 应用.....................................................................................................1 超声.............................................................................................21 概述.....................................................................................................1 通道概述.....................................................................................22 功能框图............................................................................................1 输入过驱.....................................................................................25 修订历史............................................................................................2 CW多普勒操作.........................................................................25 产品特色............................................................................................3 TGC操作.....................................................................................27 技术规格............................................................................................4 ADC.............................................................................................31 交流规格.......................................................................................4 时钟输入考虑............................................................................31 数字规格.......................................................................................8 串行端口接口(SPI)........................................................................38 开关规格.......................................................................................9 硬件接口.....................................................................................38 ADC时序图.....................................................................................10 存储器映射......................................................................................40 绝对最大额定值.............................................................................11 读取存储器映射表...................................................................40 热阻.............................................................................................11 保留位置.....................................................................................40 ESD警告......................................................................................11 默认值.........................................................................................40 引脚配置和功能描述....................................................................12 逻辑电平.....................................................................................40 典型性能参数.................................................................................15 外形尺寸..........................................................................................44 等效电路..........................................................................................19 订购指南.....................................................................................45 修订历史 2009年7月—修订版A至修订版B 更改“超声”部分..............................................................................21 增加BGA封装............................................................................通篇 更改“低噪声放大器(LNA)”部分................................................22 更改特性和概述部分......................................................................1 更改“有源阻抗匹配”部分和图40...............................................23 更改“产品特色”部分.......................................................................3 更改“LNA噪声”部分.....................................................................24 更改表1中的全通道(TGC)特性参数...........................................4 更改“输入过载保护”部分和图44...............................................25 更改表1中的增益控制接口参数和CW多普勒模式参数........6 更改图48..........................................................................................28 更改唤醒时间(待机)、GAIN+ = 0.8 V参数...............................9 更改图49和图50.............................................................................29 更改图2和图3.................................................................................10 更改“时钟输入考虑”部分和图56至图59..................................31 更改表4............................................................................................11 更改“数字输出和时序”部分........................................................33 增加图5；重新排序......................................................................12 更改“CSB引脚”部分......................................................................36 更改表6............................................................................................13 更改“读取存储器映射表”部分...................................................40 更改图34和图35.............................................................................20 更新“外形尺寸”..............................................................................44 更改“订购指南”..............................................................................45 2009年4月—版本A:初始版 Rev. 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AD9273 AD9273要求采用LVPECL/CMOS/LVDS兼容型采样速率时 AD9273采用先进的CMOS工艺制造，提供16 mm × 16 mm、 钟信号，以便充分发挥其工作性能。无需外部基准电压源 符合RoHS标准的100引脚TQFP封装或144引脚BGA封装。 或驱动器件即可满足许多应用需求。 额定温度范围为−40°C至+85°C工业温度范围。 该ADC会自动倍乘采样速率时钟，以便产生合适的LVDS 产品特色 串行数据速率。它提供一个数据时钟(DCO±)用于在输出 1. 小尺寸。一个小型封装中集成8个通道，节省空间。完 端捕获数据，以及一个帧时钟(FCO±)触发器用于发送新输 整的TGC路径、ADC和交叉点开关集成在100引脚、 出字节信号。 16 mm × 16 mm TQFP封装或144引脚BGA封装内。 各通道可单独进入掉电模式，从而延长便携式应用的电池 2. 低功耗：每通道109 mW (40 MSPS)。 使用时间。利用待机模式选项可以快速上电，以便开机重 3. 集成式交叉点开关。此开关允许多个多通道配置选项使 启。以CW多普勒模式工作时，VGA、AAF和ADC均进入 能CW多普勒模式。 省电模式。时间增益控制(TGC)路径的功耗与可选速度级 4. 易于使用。数据时钟输出(DCO±)的工作频率高达 成正比。 300 MHz，支持双倍数据速率(DDR)操作。 5. 使用灵活。串行端口接口(SPI)控制提供丰富灵活的特 ADC内置多种功能特性，例如可编程时钟、数据对准、生 性，可满足各种特定系统的需求。 成可编程数字测试码等，可使器件的灵活性达到最佳、系 6. 集成二阶抗混叠滤波器。该滤波器位于VGA和ADC之 统成本降至最低。数字测试码包括内置的固定码和伪随机 间，可编程范围为8 MHz至18 MHz。 码，以及通过串行端口接口输入的用户自定义测试码。 Rev. B | Page 3 of 48

AD9273 技术规格 交流规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，1.0 V内部ADC基准电压，f = 5 MHz，R = 50 Ω， IN S LNA增益 = 21.3 dB，LNA偏置 = 中高(默认)，PGA增益 = 24 dB，GAIN− = 0.8 V，AAF LPF截止频率 = f /3(默认)， SAMPLE HPF = LPF截止频率/20.7(默认)，全温度范围，ANSI-644 LVDS模式。 表1. AD9273-25 AD9273-40 AD9273-50 参数1 条件 最小值典型值 最大值 最小值典型值 最大值 最小值典型值 最大值 单位 低噪声放大器参数 增益 单端输入至 15.6/17.9/21.3 15.6/17.9/21.3 15.6/17.9/21.3 dB 差分输出 单端输入至 9.6/11.9/15.3 9.6/11.9/15.3 9.6/11.9/15.3 dB 单端输出 输入电压范围 LNA增益 = 733/550/367 733/550/367 733/550/367 mV p-p 15.6 dB/ SE2 17.9 dB/ 21.3 dB， LNA输出 限制为 4.4 V p-p 差分输出 输入共模 0.9 0.9 0.9 V 输入电阻 RFB = 250 Ω 50 50 50 Ω RFB = 500 Ω 100 100 100 Ω RFB = ∞ 15 15 15 kΩ 输入电容 LI-x 22 22 22 pF −3 dB带宽 70 70 70 MHz 折合到输入端 LNA增益= 1.6/1.42/1.26 1.6/1.42/1.26 1.6/1.42/1.26 nV/√Hz 电压噪声 15.6 dB/ 17.9 dB/ 21.3 dB， RS = 0 Ω， RFB = ∞ 输入电流噪声 RFB = ∞ 1 1 1 pA/√Hz 输入1 dB压缩点 LNA增益= 1.0/0.8/0.5 1.0/0.8/0.5 1.0/0.8/0.5 mV p-p 15.6 dB/ 17.9 dB/ 21.3 dB， GAIN+ = 0 V 噪声系数 LNA增益= 15.6 dB/ 17.9 dB/ 21.3 dB 匹配有源终端 RS = 50 Ω， 5.8/5.1/4.3 5.8/5.1/4.3 5.8/5.1/4.3 dB RFB = 200 Ω/ 250 Ω/350 Ω 终端开路 RFB = ∞ 6.3/5.3/4.4 6.3/5.3/4.4 6.3/5.3/4.4 dB 全通道(TGC)特征 AAF低通滤波器 范围内，−3 dB， 8至18 8 至18 8至18 MHz 截止频率 可编程 范围外，3 5至8，18至35 5至8，18至35 5至8，18至35 MHz −3 dB， 可编程， >>AAF带宽容差 Rev. B | Page 4 of 48

AD9273 AD9273-25 AD9273-40 AD9273-50 参数1 条件 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 AAF带宽容差 范围内 ±10 ±10 ±10 % 群延迟偏差 f = 1 MHz至 ±2 ±2 ±2 ns 18 MHz， GAIN+ = 0 V至 1.6 V 折合到输入端 LNA增益= 1.94/1.64/1.38 1.94/1.64/1.38 1.94/1.64/1.38 nV/√Hz 电压噪声 15.6 dB/ 17.9 dB/ 21.3 dB， RFB = ∞ 噪声系数 LNA增益= 15.6 dB/ 17.9 dB/ 21.3 dB 匹配有源终端 RS = 50 Ω， 10.3/8.7/6.8 10.3/8.6/6.7 10.3/8.6/6.7 dB RFB = 200 Ω/ 250 Ω/350 Ω 终端开路 RFB = ∞ 7.1/6.0/4.8 7.1/5.9/4.8 7.1/5.9/4.8 dB 相关噪声比 无信号， −30 −30 −30 dB 相关/非相关 输出失调 −35 +35 −35 +35 −35 +35 LSB 信噪比(SNR) fIN = 5 MHz at 65.5 64 63.5 dBFS −10 dBFS, GAIN+ = 0 V fIN = 5 MHz at 58.5 57 56.5 dBFS −1 dBFS, GAIN+ = 1.6 V 谐波失真 二次谐波 fIN = 5 MHz at −55 −52 −52 dBc −10 dBFS, GAIN+ = 0 V fIN = 5 MHz at −67 −62 −58 dBc −1 dBFS, GAIN+ = 1.6 V 三次谐波 fIN = 5 MHz at −56 −50 −47 dBc −10 dBFS, GAIN+ = 0 V fIN = 5 MHz at −61 −56 −55 dBc −1 dBFS, GAIN+ = 1.6 V 双音IMD3 fIN1 = 5.0 MHz at −75 −75 −75 dBc (2 × F1 − F2) −1 dBFS, 失真 fIN2 = 5.01 MHz at −21 dBFS, GAIN+ = 1.6 V, LNA增益 = 21.3 dB 通道间串扰 fIN1 = 5.0 MHz at −70 −70 −70 dB −1 dBFS 超量程条件4 −65 −65 −65 dB 通道间延迟偏差 TGC完整路径， 0.3 0.3 0.3 度 fIN = 5 MHz， GAIN+ = 0 V to 1.6 V PGA增益 差分输入至 21/24/27/30 21/24/27/30 21/24/27/30 dB 差分输出 Rev. B | Page 5 of 48

AD9273 AD9273-25 AD9273-40 AD9273-50 参数1 条件 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 增益精度 25°C 增益法则 0 V < GAIN+ 1.5 1.5 1.5 dB 一致性误差 < 0.16 V 0.16 V < GAIN+ −1.6 +1.6 −1.6 +1.6 −1.7 +1.7 dB < 1.44 V 1.44 V < GAIN+ −2.5 −2.5 −2.5 dB < 1.6 V 线性增益误差 GAIN+ = 0.8 V， −1.6 +1.6 −1.6 +1.6 −1.7 +1.7 dB 针对理想 AAF损耗进行 规格化处理 通道间匹配 0.16 V < GAIN+ 0.1 0.1 0.1 dB < 1.44 V 增益控制接口 正常工作范围 0 1.6 0 1.6 0 1.6 V 增益范围 GAIN+ = 42 42 42 dB 0 V至1.6 V 比例因子 28 28 28 dB/V 响应时间 42 dB变化 750 750 750 ns Gain+阻抗 单端 10 10 10 MΩ Gain−阻抗 单端 70 70 70 kΩ CW多普勒模式 跨导 差分， 5.4/7.3/10.9 5.4/7.3/10.9 5.4/7.3/10.9 mA/V LNA增益= 15.6 dB/ 17.9 dB/ 21.3 dB 输出电平范围 差分， 1.5 3.6 1.5 3.6 1.5 3.6 V CW多普勒 输出引脚 折合到输入端 LNA增益= 2.6/2.1/1.6 2.6/2.1/1.6 2.6/2.1/1.6 nV/√Hz 电压噪声 15.6 dB/ 17.9 dB/ 21.3 dB， RS = 0 Ω， RFB = ∞, RL = 675 Ω 折合到输入端 LNA增益= 160/159/158 160/159/158 160/159/158 dBFS/√Hz 动态范围 15.6 dB/ 17.9 dB/ 21.3 dB， RS = 0 Ω， RFB = ∞ 双音IMD3 fIN1 = 5.0 MHz at −70 −70 −70 dBc (2 × F1 − F2) −1 dBFS，FS为 失真 LNA输入端fIN2 = 5.01 MHz at −21 dBFS，FS为 LNA输入)，LNA 增益 = 21.3 dB 输出直流偏置 单端，每通道 2.4 2.4 2.4 mA 最大输出摆幅 单端，每通道 ±2 ±2 ±2 mA p-p 电源 AVDD1 1.7 1.8 1.9 1.7 1.8 1.9 1.7 1.8 1.9 V AVDD2 2.7 3.0 3.6 2.7 3.0 3.6 2.7 3.0 3.6 V DRVDD 1.7 1.8 1.9 1.7 1.8 1.9 1.7 1.8 1.9 V IAVDD1 全通道模式 158 186 223 mA 开启4通道的 32 32 32 mA CW多普勒模式 Rev. B | Page 6 of 48

AD9273 AD9273-25 AD9273-40 AD9273-50 参数1 条件 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 IAVDD2 全通道模式 150 150 150 mA mode 开启4通道的 70 70 70 mA CW多普勒模式 IDRVDD 47 49 50 mA 总功耗 包括输出 819 940 873 996 943 1072 mW 驱动器， 全通道模式， 无信号 开启4通道的 275 275 275 mW CW多普勒模式 关断功耗 5 5 5 mW 待机功耗 148 158 170 mW 电源抑制比(PSRR) 1.6 1.6 1.6 mV/V ADC分辨率 12 12 12 位 ADC基准电压 输出电压误差 VREF = 1 V ±20 ±20 ±20 mV 负载调整率 1.0 mA时 2 2 2 mV VREF = 1 V 输入电阻 6 6 6 kΩ 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 2 SE = 单端。 3 AAF设置 < 5 MHz即超出范围，不支持。 4 超量程条件规定为超出满量程输入范围6 dB。 Rev. B | Page 7 of 48

AD9273 数字规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，1.0 V内部ADC基准电压，f = 5 MHz，整个温度范围。 IN 表2. 参数1 温度 最小值 典型值 最大值 单位 时钟输入(CLK+、CLK−) 逻辑兼容 CMOS/LVDS/LVPECL 差分输入电压2 全 250 mV p-p 输入共模电压 全 1.2 V 输入电阻(差分) 25°C 20 kΩ 输入电容 25°C 1.5 pF 逻辑输入(PDWN、STBY、SCLK) 逻辑1电压 全 1.2 3.6 V 逻辑0电压 全 0.3 V 输入电阻 25°C 30 kΩ 输入电容 25°C 0.5 pF 逻辑输入(CSB) 逻辑1电压 全 1.2 3.6 V 逻辑0电压 全 0.3 V 输入电阻 25°C 70 kΩ 输入电容 25°C 0.5 pF 逻辑输入(SDIO) 逻辑1电压 全 1.2 DRVDD + 0.3 V 逻辑0电压 全 0 0.3 V 输入电阻 25°C 30 kΩ 输入电容 25°C 2 pF 逻辑输出(SDIO)3 逻辑1电压(I = 800 μA) 全 1.79 V OH 逻辑0电压(I = 50 μA) 全 0.05 V OL 数字输出(DOUTx+、DOUTx−)，ANSI-644模式1 逻辑兼容 LVDS 差分输出电压(V ) 全 247 454 mV OD 输出失调电压(V ) 全 1.125 1.375 V OS 输出编码(默认) 偏移二进制 数字输出(DOUTx+、DOUTx−)， 低功耗，简化信号选项1 逻辑兼容 LVDS 差分输出电压(V ) 全 150 250 mV OD 输出失调电压(V ) 全 1.10 1.30 V OS 输出编码(默认) 偏移二进制 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 2 仅针对LVDS和LVPECL。 3 针对共用同一连接的13个SDIO引脚。 Rev. B | Page 8 of 48

AD9273 开关规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，1.0 V内部ADC基准电压，f = 5 MHz，整个温度范围。 IN 表3. 参数1 温度 最小值 典型值 最大值 单位 时钟2 时钟速率 全 10 50 MSPS 时钟高电平脉冲宽度(t ) 全 10 ns EH 时钟低电平脉冲宽度(t ) 全 10 ns EL 输出参数2, 3 传播延迟(tPD) 全 (tSAMPLE/2) + 1.5 (tSAMPLE/2) + 2.3 (tSAMPLE/2) + 3.1 ns 上升时间(t)(20%至80%) 全 300 ps R 下降时间(t)(20%至80%) 全 300 ps F FCO±传播延迟(tFCO) 全 (tSAMPLE/2) + 1.5 (tSAMPLE/2) + 2.3 (tSAMPLE/2) + 3.1 ns DCO±传播延迟(tCPD)4 全 tFCO + (tSAMPLE/24) ns DCO±至数据延迟(tDATA)4 全 (tSAMPLE/24) − 300 (tSAMPLE/24) (tSAMPLE/24) + 300 ps DCO±至FCO±延迟(tFRAME)4 全 (tSAMPLE/24) − 300 (tSAMPLE/24) (tSAMPLE/24) + 300 ps 数据至数据偏斜 全 ±100 ±350 ps (t − t ) DATA-MAX DATA-MIN 唤醒时间(待机模式)，GAIN+ = 0.8 V 25°C <2 µs 唤醒时间(省电模式) 25°C 1 ms 流水线延迟 全 8 时钟周期 孔径 孔径不确定(抖动) 25°C <1 ps rms 1 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 2 可通过SPI进行调整。 3 将器件焊接在FR-4材料上进行测量。 4 t /24基于位数的一半，因为延迟基于一半的占空比。 SAMPLE Rev. B | Page 9 of 48

AD9273 ADC时序图 N – 1 AIN N tEH tEL CLK– CLK+ tCPD DCO– DCO+ tFCO tFRAME FCO– FCO+ tPD tDATA DOUTx– MSB D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 MSB D10 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 7 N – 7 DOUTx+ 07030-002 图2. 12位数据串行流(默认) N – 1 AIN N tEH tEL CLK– CLK+ tCPD DCO– DCO+ tFCO tFRAME FCO– FCO+ tPD tDATA DOUTx– D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 (LSB) N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 N – 8 (MSB) DOUTx+ 07030-004 图3. 12位数据串行流，LSB优先 Rev. B | Page 10 of 48

AD9273 绝对最大额定值 表4. 注意，超出上述绝对最大额定值可能会导致器件永久性损 参数 相对于 额定值 电气 坏。这只是额定最值，不表示在这些条件下或者在任何其 AVDD1 GND −0.3 V至+2.0 V 它超出本技术规范操作章节中所示规格的条件下，器件能 AVDD2 GND −0.3 V至+3.9 V 够正常工作。长期在绝对最大额定值条件下工作会影响器 DRVDD GND −0.3 V至+2.0 V 件的可靠性。 GND GND −0.3 V至+0.3 V AVDD2 AVDD1 −2.0 V至+3.9 V 热阻 AVDD2 DRVDD −2.0 V至+3.9 V AVDD1 DRVDD −2.0 V至+2.0 V 表5. 数字输出 GND −0.3 V至+2.0 V 气流速度(m/s) θ 1 θ θ 单位 JA JB JC (DOUTx+, DOUTx−, 0.0 20.3 N/A N/A °C/W DCO+, DCO−, 1.0 14.4 7.6 4.7 °C/W FCO+, FCO−) 2.5 12.9 N/A N/A °C/W CLK+, CLK−, GAIN+, GND −0.3 V至+3.9 V GAIN− 1 θ 的测试条件为有实接地层的四层PCB(仿真)。裸露焊盘焊接到PCB。 LI-x, LO-x, LOSW-x LG-x −0.3 V至+2.0 V JA CWDx−, CWDx+ GND −0.3 V至+3.9 V PDWN, STBY, SCLK, CSB GND −0.3 V至+3.9 V ESD警告 RBIAS, VREF, SDIO GND −0.3 V至+2.0 V ESD(静电放电)敏感器件。 环境 带电器件和电路板可能会在没有察觉的情况下放 工作温度范围(环境) −40°C至+85°C 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 存储温度范围(环境) −65°C至+150°C 取适当的ESD防范措施，以避免器件性能下降或功 最高结温 150°C 能丧失。 引脚温度(焊接，10秒) 300°C Rev. B | Page 11 of 48

AD9273 引脚配置和功能描述 E D OSW- O-E WD7+ WD7– WD6+ WD6– WD5+ WD5– WD4+ WD4– REF BIAS AIN+ AIN– VDD2 WD3+ WD3– WD2+ WD2– WD1+ WD1– WD0+ WD0– O-D OSW- L L C C C C C C C C V R G G A C C C C C C C C L L 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 LI-E 1 PIN 1 75 LI-D INDICATOR LG-E 2 74 LG-D AVDD2 3 73 AVDD2 AVDD1 4 72 AVDD1 LO-F 5 EXPOSED PADDLE, PIN 0 71 LO-C (BOTTOM OF PACKAGE) LOSW-F 6 70 LOSW-C LI-F 7 69 LI-C AD9273 LG-F 8 TOP VIEW 68 LG-C AVDD2 9 (Not to Scale) 67 AVDD2 AVDD1 10 66 AVDD1 LO-G 11 65 LO-B LOSW-G 12 64 LOSW-B LI-G 13 63 LI-B LG-G 14 62 LG-B AVDD2 15 61 AVDD2 AVDD1 16 60 AVDD1 LO-H 17 59 LO-A LOSW-H 18 58 LOSW-A LI-H 19 57 LI-A LG-H 20 56 LG-A AVDD2 21 55 AVDD2 AVDD1 22 54 AVDD1 CLK– 23 53 CSB CLK+ 24 52 SDIO AVDD1 25 51 SCLK 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 DRVDD DOUTH– DOUTH+ DOUTG– DOUTG+ DOUTF– DOUTF+ DOUTE– DOUTE+ DCO– DCO+ FCO– FCO+ DOUTD– DOUTD+ DOUTC– DOUTC+ DOUTB– DOUTB+ DOUTA– DOUTA+ DRVDD STBY PDWN AVDD1 N1.O TTHEES EXPOSED PAD SHOULD BE TIED TO A QUIET ANALOG GROUND. 07030-005 图4. TQFP引脚配置 2 4 6 8 10 12 1 3 57 9 11 A B C D E F G H J K L M (NToOt Pto V SIEcaWle) 07030-300 图5. BGA引脚配置 Rev. B | Page 12 of 48

AD9273 表6. 引脚功能描述 引脚编号 TQFP BGA 名称 说明 0 N/A GND 地(裸露焊盘应与低噪声模拟地相连) N/A B5, B6, B8, C5, GND 地 C6, C7, C8, D5, D6, D7, D8, E1, E5, E6, E7, E8, E12, F2, F4, F6, F7, F9, F11, G1, G3, G5, G6, G7, G8, G10, G12, H2, H3, H4, H5, H6, H7, H8, H9, H10, H11, J2, K1, K2, M1, M12 4, 10, 16, 22, F1, F3, F5, F8, AVDD1 1.8 V模拟电源 25, 50, 54, 60, F10, F12, G2, 66, 72 G4, G9, G11 3, 9, 15, 21, 55, B7, E2, E3, E4, AVDD2 3.0 V模拟电源 61, 67, 73, 86 E9, E10, E11 26, 47 L1, L12 DRVDD 1.8 V数字输出驱动器电源 1 A1 LI-E E通道LNA模拟输入 2 B1 LG-E E通道LNA接地 5 C2 LO-F F通道LNA模拟反相输出 6 D2 LOSW-F F通道LNA模拟开关输出 7 A2 LI-F F通道LNA模拟输入 8 B2 LG-F F通道LNA接地 11 C3 LO-G G通道LNA模拟反相输出 12 D3 LOSW-G G通道LNA模拟开关输出 13 A3 LI-G G通道LNA模拟输入 14 B3 LG-G G通道LNA接地 17 C4 LO-H H通道LNA模拟反相输出 18 D4 LOSW-H H通道LNA模拟开关输出 19 A4 LI-H H通道LNA模拟输入 20 B4 LG-H H通道LNA接地 23 H1 CLK− 时钟输入(−) 24 J1 CLK+ 时钟输入(+) 27 M2 DOUTH− ADC H数字输出(−) 28 L2 DOUTH+ ADC H数字输出(+) 29 M3 DOUTG− ADC G数字输出(−) 30 L3 DOUTG+ ADC G数字输出(+) 31 M4 DOUTF− ADC F数字输出(−) 32 L4 DOUTF+ ADC F数字输出(+) 33 M5 DOUTE− ADC E数字输出(−) 34 L5 DOUTE+ ADC E数字输出(+) 35 M6 DCO− 数字时钟输出(–) 36 L6 DCO+ 数字时钟输出(+) 37 M7 FCO− 帧时钟数字输出(−) 38 L7 FCO+ 帧时钟数字输出(+) 39 M8 DOUTD− ADC D数字输出(−) 40 L8 DOUTD+ ADC D数字输出(+) 41 M9 DOUTC− ADC C数字输出(−) 42 L9 DOUTC+ ADC C数字输出(+) 43 M10 DOUTB− ADC B数字输出(−) 44 L10 DOUTB+ ADC B数字输出(+) Rev. B | Page 13 of 48

AD9273 引脚编号 TQFP BGA 名称 说明 45 M11 DOUTA− ADC A数字输出(−) 46 L11 DOUTA+ ADC A数字输出(+) 48 K11 STBY 待机关断电源 49 J11 PDWN 完全关断 51 K12 SCLK 串行时钟 52 J12 SDIO 串行数据输入/输出 53 H12 CSB 片选信号 56 B9 LG-A A通道LNA接地 57 A9 LI-A A通道LNA模拟输入 58 D9 LOSW-A A通道LNA模拟开关输出 59 C9 LO-A A通道LNA模拟反相输出 62 B10 LG-B B通道LNA接地 63 A10 LI-B B通道LNA模拟输入 64 D10 LOSW-B B通道LNA模拟开关输出 65 C10 LO-B B通道LNA模拟反相输出 68 B11 LG-C C通道LNA接地 69 A11 LI-C C通道LNA模拟输入 70 D11 LOSW-C C通道LNA模拟开关输出 71 C11 LO-C C通道LNA模拟反相输出 74 B12 LG-D D通道LNA接地 75 A12 LI-D D通道LNA模拟输入 76 D12 LOSW-D D通道LNA模拟开关输出 77 C12 LO-D D通道LNA模拟反相输出 78 K10 CWD0− CW多普勒输出(-)，用于通道0 79 J10 CWD0+ CW多普勒输出(+)，用于通道0 80 K9 CWD1− CW多普勒输出(-)，用于通道1 81 J9 CWD1+ CW多普勒输出(+)，用于通道1 82 K8 CWD2− CW多普勒输出(-)，用于通道2 83 J8 CWD2+ CW多普勒输出(+)，用于通道2 84 K7 CWD3− CW多普勒输出(-)，用于通道3 85 J7 CWD3+ CW多普勒输出(+)，用于通道3 87 A8 GAIN− 增益控制电压输入（-） 88 A7 GAIN+ 增益控制电压输入（+） 89 A6 RBIAS 用于设置ADC内核偏置电流的外部电阻 90 A5 VREF 基准电压输入/输出 91 K6 CWD4− CW多普勒输出(-)，用于通道4 92 J6 CWD4+ CW多普勒输出(+)，用于通道4 93 K5 CWD5− CW多普勒输出(-)，用于通道5 94 J5 CWD5+ CW多普勒输出(+)，用于通道5 95 K4 CWD6− CW多普勒输出(-)，用于通道6 96 J4 CWD6+ CW多普勒输出(+)，用于通道6 97 K3 CWD7− CW多普勒输出(-)，用于通道7 98 J3 CWD7+ CW多普勒输出(+)，用于通道7 99 C1 LO-E E通道LNA模拟反相输出 100 D1 LOSW-E E通道LNA模拟开关输出 Rev. B | Page 14 of 48

AD9273 典型性能参数 f = 40 MSPS，f = 5 MHz，R = 50 Ω，LNA增益 = 21.3 dB，LNA偏置 = 中高，PGA增益 = 24 dB，AAF LPF截止频率 SAMPLE IN S = f /3，HPF = LPF截止频率/20.7(默认)，GAIN− = 0.8 V. SAMPLE 2.0 14 1.5 12 1.0 %) S ( 10 dB) 0.5 NIT OR ( –40°C +25°C OF U 8 AIN ERR –0.05 +85°C NTAGE 6 G E C R 4 –1.0 E P 2 –1.5 –2.0 0 0 图06.2. 三种0温.4度下0.增6 益GA误I0N.8+差 (V与) G1.A0IN+1的.2关系1.4 1.6 07030-114 –1.0–0.9–0.8–0.7–0.6–0.5–0.4–0.3GA–0.2IN–0.1 ER0RO0.1R (0.2dB0.3) 0.40.50.60.70.80.91.0 07030-186 图9. 增益误差直方图，GAIN+ = 1.44 V 20 25 18 16 %) 20 F UNITS ( 1142 UNITS (%) 15 E O 10 OF PERCENTAG 864 ERCENTAGE 10 P 5 2 0 098765432101234567890 0 –1.–0.–0.–0.–0.–0.–0.–0.GA–0.IN–0. ERRO0.R (0.dB0.) 0.0.0.0.0.0.1. 07030-184 –1.25–1C.0H0A–N0N.7E5L–-0T.O50-C–H0A.2N5NE0L GA0I.N25 MA0.T5C0HI0N.7G5 (d1B.0)0 1.25 07030-180 图7. 增益误差直方图，GAIN+ = 0.16 V 图10. 增益匹配直方图，GAIN+ = 0.3 V 14 25 12 20 %) %) S ( 10 S ( T T NI NI U U 15 F 8 F O O E E G G A 6 A T T 10 N N E E C C R 4 R E E P P 5 2 0 0 –1.0–0.9–0.8–0.7–0.6–0.5–0.4–0.3GA–0.2IN–0.1 ER0RO0.1R (0.2dB0.3) 0.40.50.60.70.80.91.0 07030-185 –1.25–1C.0H0A–N0N.7E5L–-0T.O50-C–H0A.2N5NE0L GA0I.N25 MA0.T5C0HI0N.7G5 (d1B.0)0 1.25 07030-181 图8. 增益误差直方图，GAIN+ = 0.8 V 图11. 增益匹配直方图，GAIN+ = 1.3 V Rev. B | Page 15 of 48

AD9273 500k –128 450k Hz) –129 400k BFS/ –130 LNA GAIN = 12× d –131 R OF HITS 332505000kkk RED NOISE ( ––113323 LNA GAIN = 8× E R –134 MB 200k FE NU 150k UT-RE ––113356 P 100k OUT –137 LNA GAIN = 6× 50k –138 0 –139 –7 –6 –5 –4 –3 –2 –1COD01ES 23 4 5 6 7 07030-115 0 0.2 0.4 0.6 GAI0N.8+ (V) 1.0 1.2 1.4 1.6 07030-117 图12.折合到输出端的噪声柱状图，GAIN+ = 0.0 V 图15.短路，折合到输出端的噪声与GAIN+的关系 200k 65 180k SNR 160k 60 140k HITS 120k BFS) 55 SINAD R OF 100k AD(d E N NUMB 8600kk SNR/SI 50 40k 45 20k 0 40 –7 –6 –5 –4 –3 –2 –1COD0ES1 23 4 5 6 7 07030-116 0.5 0.6 0.7 0.8 0.9 G1.A0IN+1(.V1) 1.2 1.3 1.4 1.5 1.6 07030-118 图13.折合到输出端的噪声柱状图，GAIN+ = 1.6 V 图16.信噪比/信噪失真比与 GAIN+的关系，AIN = -1.0 dBFS 3.0 0 –2 50MSPS Hz)√ 2.5 –4 E (nV/ 2.0 LNA GAIN = 15.6dB FS) –6 40MSPS D NOIS 1.5 LNA GAIN = 17.9dB DE (dB–1–08 ERRE LNA GAIN = 21.3dB PLITU–12 25MSPS REF 1.0 AM–14 T- U P –16 N 0.5 I –18 0 –20 1 2 3 4FREQ5UENCY6 (MHz)7 89 10 07030-187 0 5 FR1E0QUENCY (M15Hz) 20 25 07030-120 图14. 短路，折合到输入的噪声与频率的关系， 图17.抗混叠滤波器(AAF)通带响应， PGA增益 = 30 dB，GAIN+ = 1.6 V LPF 截止频率 = 1 × (1/3) × f SAMPLE Rev. B | Page 16 of 48

AD9273 150 S) 0 F B d 125 N ( –20 O TI R O s)100 T –40 n S GROUP DELAY ( 5705 GGGAAAIIINNN+++ === 100..V68VV R HARMONIC DI ––8600 GAIN+ = 1.6V GAIN+ = 0V GAIN+ = 0.8V E D R O 25 D- –100 N O C E 0 S –120 0 5 10 F1R5EQUE2N0CY (MH25z) 30 35 40 07030-121 –40 –35 –30ADC– O25UTPU–T2 0LEVEL–1 (5dBFS–)10 –5 0 07030-124 图18. 抗混叠滤波器(AAF)群延迟响应 图21. 二次谐波失真与ADC输出电平的关系 FS) 0 S) 0 dB –10 BF ON( –20 N (d –20 TI O R TI O –30 R C DIST –40 DISTO –40 GAIN+ = 0.8V NI C GAIN+ = 0V MO –50 GAIN+ = 0.5V ONI –60 R M A –60 R H A DER –70 ER H –80 GAIN+ = 1.6V R D ND-O –80 GAIN+ = 1.0V GAIN+ = 1.6V D-OR–100 O –90 R C HI SE–100 T–120 0 2 4 INPU6T FREQ8UENCY1(0MHz) 12 14 16 07030-122 –40 –35 –30ADC– O25UTPU–T2 0LEVEL–1 (5dBFS–)10 –5 0 07030-125 图19. 二次谐波失真与输入频率的关系，AIN = −1.0 dBFS 图22. 三次谐波失真与ADC输出电平的关系 0 0 N (dBFS) –10 –10 AfININ11==f I–N12d+B0F.S0,1AMIHN2z= –21dBFS O –20 TI –20 R TO –30 C DIS –30 BFS) –40 MONI –40 GAIN+ = 0.5V D3(d –50 AR –50 GAIN+ = 1.6V IM H –60 ER 5MHz 8MHz D –60 R –70 O RD- –70 –80 HI GAIN+ = 1.0V T 2.3MHz –800 2 4 INPU6T FREQ8UENCY1 (0MHz) 12 14 16 07030-123 –900.5 0.6 0.7 0.8 0.9 G1A.0IN+1 (.V1) 1.2 1.3 1.4 1.5 1.6 07030-126 图20. 三次谐波失真与输入频率的关系，AIN = −1.0 dBFS 图23. IMD3与GAIN+的关系 Rev. B | Page 17 of 48

AD9273 0 fIN1 = 5.00MHz,fIN2 = 5.01MHz FUND2 LEVEL = FUND1 LEVEL – 20dB –20 –40 S) BF D3 (d –60 GAIN+ = 0.8V M GAIN+ = 0V I –80 –100 GAIN+ = 1.6V –120 –40 –35 –30 F–U2N5D1 LE–2V0EL (d–B1F5S) –10 –5 0 07030-127 图24. IMD3与基波1幅度(FUND1)电平的关系 Rev. B | Page 18 of 48

AD9273 等效电路 图25. 等效LNA输入电路 图28. 等效SDIO输入电路 图 26. 等效LNA输出电路 图29. 等效数字输出电路 图27. 等效时钟输入电路 图30. 等效SCLK、PDWN或STBY输入电路 Rev. B | Page 19 of 48

AD9273 图31. 等效RBIAS电路 图34. 等效GAIN+输入电路 图32. 等效CSB输入电路 图35. 等效GAIN−输入电路 图33. 等效VREF电路 图36. 等效CWDx±输出电路 Rev. B | Page 20 of 48

AD9273 工作原理 超声 对于低端和便携式超声设备而言，节省电力和低成本是两 AD9273主要应用于医用超声领域。图37所示为超声系统的 个重要考虑因素，AD9273的设计就能够满足这些要求。 简化功能框图。超声系统的重要功能是为生理信号衰减进 更多关于超声波系统的其他信息，请参考模拟对话，第36 行时间增益控制(TGC)补偿。因为超声信号的衰减与距离 卷，第3期，2002年5-7月“影响超声系统前端器件选择的考 (时间)呈指数关系，因此线性dB可变增益放大器为最佳解 量因素”以及模拟对话第41卷，第3期，2007年7月“AD9271- 决方案。 便携式超声设备的革命性解决方案”。 超声信号链的主要要求有超低噪声、有源输入匹配、快速 过载恢复、低功耗以及ADC差动驱动。由于超声设备使用 波束形成技术，要求大量二进制加权通道(例如，32至512 通道)，所以在可能的最低噪声下实现最低功耗至关重要。 大多数现代设备使用数字波束形成技术。信号经TGC放大 器后立即转换至数字格式，然后完成数字波束形成。 12位50 MSPS采样ADC可同时满足通用型和高端系统的要求。 Tx HVAMPs TxBEAM FORMER BEAM-FORMER CENTRAL CONTROL MULTICHANNELS AD9273 HV Rx BEAM FORMER DMEMUXU/X SWITT/CRHES LNA VGA AAF ADC (BAND F MODES) CW TRANSDUCER ARRAY 128, 256, ETC., ELEMENTS CW (ANALOG) BIDIRECTIONAL BEAM FORMER SPECTRAL IMAGEAND COLOR CABLE DOPPLER MOTION DOPPLER (PW) PROCESSING PROCESSING PROCESSING MODE (B MODE) (F MODE) AUDIO DISPLAY OUTPUT 07030-077 图37. 简化超声系统功能框图 Rev. B | Page 21 of 48

AD9273 RFB1 LO-x g SWITCH CWD[7:0]+ m ARRAY CWD[7:0]– CFB RFB2 LOSW-x T/R SWITCH CS LI-x CER CSH LNA A–4T2TdEBN TUOA T0OdBR POSTAMP FILTER PIPAEDLCINE SLEVRDIASL DDOOUUTTxx+– SDU CLG LG-x AN 15.6dB, 21dB R 17.9dB, 24dB, T 21.3dB GAIN 27dB, INTERPOLATOR 30dB AD9273 + – GAIN GAIN 07030-071 图38. 单通道的简化功能框图 通道概述 LNA支持最高4.4 V p-p差分输出电压，与1.5 V的共模电压 每个通道都包括TGC信号路径和CW多普勒信号路径。 正负偏移了±1.1 V。LNA差分增益可设定饱和前的最大输入信 LNA为两个信号路径提供用户可调的输入阻抗端接。CW 号。三个增益中的其中之一可通过SPI设置。增益设置为6、 多普勒路径包含一个跨导放大器和一个交叉点开关。TGC 8和12时，对应的满量程输入分别为733 mV p-p、550 mV p-p 路径包括差分X-AMP® VGA、抗混叠滤波器和ADC。图38 和367 mV p-p。过载保护可确保从大输入电压状态下快速恢 所示为带外部元件的简化功能框图。 复。因为输入端都容性耦合至电源电压一半左右的偏置电 压，所以无需与ESD保护交互，便可处理大的输入电压。 信号路径为全差分路径，能够实现最大信号摆幅，并减少 偶数阶失真；不过，LNA为单端信号源驱动。 借助低值反馈电阻和输出级的电流驱动能力，LNA可以实 现1.26 nV/√Hz的低折合到输入端噪声电压(增益为21.3 dB)。 低噪声放大器(LNA) 所需功耗仅10 mA/通带(30 mW)。片上电阻匹配产生精确的 良好的噪声性能依赖于信号链始端的具有超低噪声的 单端增益，这对准确阻抗控制很关键。由于采用全差动拓 LNA，可将随后的VGA噪声分配降至最低。在需要输入阻 扑和负反馈，失真减至最低。低二次谐波失真在二次谐波 抗匹配应用中，有源阻抗控制使噪声性能最佳。 超声成像应用中尤其重要。差分信号使得每个输出端的摆 LNA的原理示意图见图39。LI-x容性耦合至源。片上偏置 幅变小，从而进一步降低三阶失真。 电压发生器产生约0.9 V的直流输入偏置电压，将输出共模 建议 电平集中在1.5 V(2分之一AVDD2)。电容C 的值与输入耦 LG 强烈建议通过LG-x引脚构成开尔文连接，连接至输入端或 合电容CS的值相同，与LG-x引脚相连并接地。 探头接地。简单地将LG引脚在器件附近接地，会导致不同 CFB RFB1 地的电位差通过LNA放大。通常会产生一个直流偏移电 VO+ RFB2 压，该电压值随不同通道和器件而异，具体取决于应用和 VO– LOSW-x PCB的布局(见图38)。 LO-x VCM VCM T/R SWITCHCS LI-x LG-x R UCE CSH CLG D S N A R T 07030-101 图39. LNA原理示意图 Rev. B | Page 22 of 48

AD9273 有源阻抗匹配 LNA内置单端电压增益放大器，具有差分输出端，外部可 提供负输出端。例如，固定增益为8× (17.9 dB)时，在负输 出引脚LO-x和正输入引脚LI-x间连接反馈电阻，形成有源 输入端。通过这种众所周知技术可以在单一系统中连接多 个探头阻抗。输入阻抗如式1所示。 其中，A/2为单端增益或LI-x输入端至LO-x输出端的增益， 而R 是R 和R 的组合阻抗(见图39)。 FB FB1 FB2 因为放大器的输入端至差分输出端具有8×增益，所以必须 图40. 各种R 值时R 与频率的关系 注意，A/2是LI-x引脚至LO-x引脚的增益，比放大器的增益 (同时显F示BR和CIN 的影响) S SH 小6 dB，即12.1 dB(4倍)。一个15 kΩ的内部偏置电阻与LI-x 应当注意，在最低值(50 Ω)时，R 峰值会出现在频率大于 IN 引脚相连的源电阻并联减小了输入电阻值，LG-x引脚交流 10 MHz时，这是因为LNA BW滚降的关系，如前文所述。 接地。式2用来计算得出特定R 所需要的R ，即便是较大 IN FB 但R 值较大时，在LNA到达峰值前，寄生电容开始滚降信 R 值。 IN IN 号BW。C 进一步降低了匹配度；因此，C 不应用于R SH SH IN 值大于100 Ω的情形中。表7列出了根据R 的情况所推荐的 IN R 和C 的值。 例如，要设置R 为200 Ω，则R 数值必须为1000 Ω。如果 FB SH IN FB 用简化式(式2)计算RIN，则该值为188 Ω，增益误差要小于 C 需要与R 串联，因为LO-x引脚和LI-x引脚的直流电平 FB FB 0.6 dB。一些因素，诸如存在动态源电阻，可能会更明显地 不相等。 影响绝对增益精度。高频率下，必须考虑LNA的输入电 表7. 有源匹配外部元件值 容。用户必须确定匹配精度水平并相应调整R 。 FB LNA增益 C 最小值 SH (dB) R (Ω) R (Ω) (pF) 带宽(MHz) LNA带宽(BW)大于100 MHz。最终，LNA的带宽会限制合成 IN FB 15.6 50 200 90 57 R 的精度。若R = R，最高约200 Ω，那么最佳匹配介于 IN IN S 17.9 50 250 70 69 100 kHz与10 MHz之间，此时，较低频率限制由交流耦合电 21.3 50 350 50 88 容的大小确定，上限由LNA BW确定。此外，输入电容和R 15.6 100 400 30 57 S 限制了更高频的BW。图40显示了各种R 值时R 与频率的 17.9 100 500 20 69 FB IN 21.3 100 700 10 88 关系。 15.6 200 800 N/A 72 17.9 200 1000 N/A 72 21.3 200 1400 N/A 72 Rev. B | Page 23 of 48

AD9273 LNA噪声 图42显示相应的噪声系数性能。此图中，输入阻抗被R 扫 S 短路噪声电压(折合到输入端噪声)是系统性能的一个重要 描以保持每个点的匹配。50 Ω源阻抗在阻性端接、有源端接 限制因素。增益为21.3 dB时，LNA折合到输入的短路噪声 和无端接配置时的噪声系数分别为7.3 dB、4.2 dB和2.8 dB。 电压为1.4 nV/√Hz，包括VGA后置放大器增益27 dB时的VGA 200 Ω源阻抗的噪声系数分别为4.5 dB、1.7 dB和1.0 dB。 噪声。这些测量值在无反馈电阻情况下测定，为计算不 图43显示各种R 值时R 相关噪声系数，有助于顺利完成 IN S 同配置的输入噪声和噪声系数性能提供了基础。如图41 设计。 所示。 12.0 UNTERMINATED RIN 10.5 RS LI-x+ VOUT 9.0 – B) E (d 7.5 SHUNT TERMINATION R RESISTIVE TERMINATION U G 6.0 LI-x+ RS RIN RS VOUT NOISE FI 4.5 UNTERMINATED ATECRTMIVIENATION – 3.0 1.5 ACTIVE IMPEDANCE MATCH + RS RIN RFB 010 R1S0(0Ω) 1k 07030-182 LI-x VOUT 图42. 分流器端接、有源端接匹配和无端接输入时的 – 噪声系数和RS的关系，V = 0.8 V GAIN 12.0 RIN=1 R+ FAB/2 07030-104 10.5 UNTERMINATED 图41. 输入配置 RIN = 200Ω 9.0 RIN = 100Ω 图使用42和上述43显配示置，噪V声G系A数折与合到源输电入阻端(R的S)关噪系声的电仿压真为结6 n果V。/√H其z中。 E (dB) 7.5 RRIINN == 7550ΩΩ R U 无端接(R = ∞)运行达到了最低等效输入噪声和噪声系数。 G 6.0 FB FI 图43显示噪声系数与RS较低时，RS上升的关系——此时 OISE 4.5 N LNA电压噪声比源噪声大；R 较高时，是因为噪声源于 S 3.0 R 。当R与R 匹配时，噪声系数最低。 FB S IN 1.5 输入阻抗匹配主要是为了提高系统的瞬态响应。采用阻性 0 端发生接器时的，贡因献为增匹加配，电输阻入的噪热声噪增声大，。以不及过LN，A输采入用电有压源噪阻声抗 10 R1S0(0Ω) 1k 07030-183 图43. 各种R 固定值，有源端接匹配输入， IN 匹配时，两者的贡献比阻性端接时小1/(1 + LNA增益)。 V = 0.8 V时噪声系数和RS的关系 GAIN Rev. B | Page 24 of 48

AD9273 输入过驱 CW多普勒操作 在超声系统中，出色的过载表现是非常重要的。LNA和 现代医学应用超声设备采用2N二进制接收器阵列实现波束 VGA都内置过驱保护，能在过载事件后快速恢复。 形成。典型阵列为16或32个接收器通道，这些通道经相移 并求和用于提取相干信息。使用多个接收器时，可对来自 输入过载保护 每个通道的所需信号求和而产生一个大信号(增加N倍，N 跟任何放大器一样，如果应用易受到高瞬态电压的影响， 为通道数)，噪声以通道数的平方根数增加。这种技术提 强烈推荐在输入端前进行电压钳位。 高了设备的信噪比性能。波束形成器设计的关键要素是时 图44显示简化的超声传感器接口。普通的传感器元件具有 域输入信号的对齐方法以及将个别信号求和为复合整体的 发射与接收超声能量双重功能。在发射阶段，将向陶瓷基 方法。 元施加高压脉冲。典型发射/接收(T/R)开关由四个采用桥 波束形成在医疗超声中定义为对多基元超声传感器在不同 式配置的高压二极管组成。尽管理想状态下，二极管会阻 时间接收的同源信号进行相位对准并求和。波束形成有两 止来自灵敏接收机输入端的发射脉冲，但二极管特性并不 个功能：指定传感器发射方向，提高其增益；确定人体内 完美，所以LI-x输入端的泄漏瞬态可能会有问题。 的焦点，即产生回波的位置。 由于超声系统是一种脉冲系统，传播时间用于确定深度， AD9273集成前端元件，用于实现CW多普勒操作的模拟波 因此从输入过载中快速恢复的功能是至关重要的。前置放 束成形。这些元件允许相位相近的CW通道以相干方式组 大器和VGA会出现过载情况。紧接着发射脉冲后，典型 合，然后进行相位对齐和向下混频操作，从而减少所需的 VGA增益较低，LNA受到T/R开关泄漏过载的影响。随着 延迟线路或可调节相移/向下混频器(AD8333或AD8339)数 增益的增加，因为近场和声学高密度材料(如骨)造成的强 目。然后，如果使用了延迟线路，则执行相位对齐，并通 回波可能会引起VGA发生过载。 过动态范围I/Q解调器将通道相干相加并向下转换。或 图44显示外部过载保护方案。一对背靠背信号二极管位于 者，若使用了移相器/向下混频器(如AD8333和AD8339)， 交流耦合电容前。注意，本例中的所有二极管都容易出现 则在将所有通道相干相加以形成I/Q信号之前完成相位对 一定量的散粒噪声。许多类型的二极管可用于实现所需的 齐和向下变频。两种情况下，I和Q信号均通过两个高分辨 噪声性能。图44所示的配置中往往会增加2 nV/√Hz折合到输 率ADC滤波和采样，并且采样信号经过处理，以提取多普 入端噪声。根据不同的应用，降低5 kΩ的电阻和增加2 kΩ 勒相关信息。 的电阻可能会改善噪声分布。如图44所示，增加了二极管 另外，AD9273的LNA可直接驱动AD8333或AD8339，无需交 后，±0.5 V或更低的钳位电平显著提高了系统的过载性能。 叉点开关。LO-x引脚具有反相LNA输出，且LOSW-x引脚可 通过寄存器0x2C(见表17)配置并连接同相输出，提供LNA 差分输出信号。AD9273的LNA输出满量程电压为4.4 V p-p， 输入满量程电压为2.7 V p-p。若LNA输出和解调器之间无 衰减，则必须对LNA输入满量程电压进行限制。 图44. 输入过载保护 Rev. B | Page 25 of 48

AD9273 图45. 使用CWDx±输出的AD8333或AD8339典型连接接口 图46. 使用LO-x和LOSW-x输出的AD8333或AD8339典型连接接口 Rev. B | Page 26 of 48

AD9273 交叉点开关 所需最高增益由下式确定 每个LNA后面都有一个跨导放大器，用于电压至电流转 (ADC噪底/VGA输入噪底) + 裕量 = 换。电流可路由至8对差分输出中的某一对，或者路由至 20 log(224/5.4) + 11 dB = 43 dB 16个单端输出，以便相加。每个CWD输出引脚都吸取2.4 mA 所需最低增益由下式确定 直流电流，且每通道信号具有±2 mA满量程电流，通道由 (ADC输入FS/VGA输入FS) + 余量 = 20 log(2/0.55) – 10 dB = 3 dB 交叉点开关选定。例如，若4个通道的信号在1个CWD输出 端相加，则输出吸取9.6 mA直流电流，且满量程电流输出 因此，12位40 MSPS ADC(带宽15 MHz，增益42 dB)应能满 足如今大多数超声系统所需的动态范围。 为±8 mA。 设置电流至电压转换的负载阻抗时，必须考虑组合的最大 系统增益分配如表8所列。 通道数，以便确保满量程摆幅和共模电压位于AD9273的工 表8.通道增益分配 作范围内。与AD8339接口时，需要2.5 V共模电压和2.8 V p-p 部分 标称增益(dB) 满量程摆幅。这可以通过在每个CWD输出和2.5 V电源之间 LNA 15.6/17.9/21.3 连接一个电感而实现，然后将单端或差分负载电阻与 衰减器 −42至0 VGA放大器 21/24/27/30 CWDx±输出相连。电阻值应根据可以组合的最大通道数 滤波器 0 进行计算。 模数转换器 0 满量程摆幅下的CWDx±输出要求大于1.5 V且小于AVDD2 (3.0 V电源)。 TGC路径的线性dB增益(法则一致性)范围为42 dB。增益控 制接口的斜度为28 dB/V，增益控制范围为−0.8 V至+0.8 V。 TGC运行 式3是差分电压V 的表达式，式4是通道增益的表达式。 GAIN TGC信号路径为全差动路径，能够实现最大信号摆幅，并 减少偶数阶失真；不过，LNA为单端信号源驱动。增益值 以单端LNA输入至差分ADC输入为基准。图47显示满足最 高和最低增益要求的简单测试。 其中，ICPT是TGC增益截点。 MINIMUM GAIN A~1D0CdBFSM(A2VRGpI-Np) 默认状态下，LNA的增益为21.3 dB (12x)，如果GAIN+引脚 (0.55VLpN-pA S FES) 70dB ADC 电压为0 V，GAIN−引脚电压为0.8 V，则VGA后置放大器 的增益为24 dB(42 dB衰减)。因此，如果LNA输入不匹配时， 91dB 通过TGC路径的总增益(或ICPT)达到3.6 dB，或如果LNA匹 >11dBMARGIN LNA ADC NOISE FLOOR (224µVrms) 配至50 Ω (R = 350 Ω)，则总增益为−2.4 dB。但是，如果 FB MAXIMUM GAIN GAIN+引脚的电压为1.6 V，GAIN−引脚的电压为0.8 V(0 dB LNA INPUT-REFERRED (5L.4NµAV+rmVsG) A@ NAOAISFNEOB=IWS1E.=4 Fn1LV5OM/OHHRzz VMGAAX GCHAAINN RNAENL GGEA I>N 4 >2 d4B8dB 07030-097 衰过减TG)，C路则径VG的A总增增益益为达24到 d4B5。 d此B，时或，L若NLAN输A入输匹入配不，匹则配总，增通 图47. 12位40 MSPS ADC的TGC运行增益要求 益为39 dB。 每个LNA输出端都直流耦合至VGA输入端。VGA内置增益 范围为−42 dB至0 dB的衰减器，后接增益为21 dB、24 dB、 27 dB或30 dB的放大器。X-AMP增益内插法会形成低增益误 差和均衡带宽，且差分信号路径将失真降至最低。 Rev. B | Page 27 of 48

AD9273 表9. 敏感度和动态范围间的权衡考量1, 2, 3 LNA 通道 增益 折合到输入端 典型输出动态范围 满量程输入 电压噪声 VGA GAIN+ = 1.6 V (nV/√Hz) (V/V) (dB) (V p-p) (nV/√Hz) 后置放大器增益(dB) GAIN+ = 0 V4 GAIN+ = 1.6 V5 时折合到输入端的噪声6 6 15.6 0.733 1.6 21 65.9 62.3 1.98 24 64.1 59.7 1.91 27 61.8 57.0 1.87 30 59.2 54.1 1.85 8 17.9 0.550 1.42 21 65.9 61.6 1.66 24 64.1 58.9 1.61 27 61.8 56.2 1.58 30 59.2 53.3 1.57 12 21.3 0.367 1.26 21 65.9 60.1 1.35 24 64.1 57.3 1.32 27 61.8 54.4 1.31 30 59.2 51.5 1.30 1 LNA:输出满量程 = 差分4.4 V峰峰值。 2 滤波器：损耗 ~ 1 dB，NBW = 13.3 MHz，GAIN− = 0.8 V。 3 ADC:40 MSPS，70 dB SNR，2 V p-p满量程输入。 4 最小VGA增益(VGA为主的)时的输出动态范围。 5 最大VGA增益(LNA为主的)时的输出动态范围。 6 最大VGA增益时的通道噪声。 图9显示相对于各种LNA和VGA增益设置，能实现的敏感 GAIN−引脚电压。LNA有三个范围值，即，通过SPI实现 度和动态范围间的权衡考量。 的满量程设置值。同样，VGA也有四个后置放大器增益设 置可通过SPI实现。GAIN±引脚电压确定放大器(LNA或 例如，当VGA设定为最小增益电压时，TGC路径主要是 VGA)饱和的先后顺序。最大信号输入电平与GAIN±引脚 VGA噪声，可实现最大输出信噪比。但随着后置放大器增 电压成函数关系，为SPI可选增益选项，如图48至50所示。 益选项的增加，折合到输入端的噪声随之降低，信噪比性 能也下降。 0.40 如果VGA设定为最大增益电压时，TGC路径主要是LNA噪 0.35 PGA GAIN = 21dB 声，折合到输入端的噪声达到最低，但输出信噪比性能也 p) 0.30 p- PGA GAIN = 24dB 下降。TGC (LNA + VGC)增益越高，输出信噪比就越低。 V E ( 0.25 随着后置放大器增益增加，折合到输入端的噪声也降低。 AL PGA GAIN = 27dB C S 0.20 L- 低增益时，VGA应限制系统噪声性能(信噪比)；高增益 UL F 0.15 时，噪声取决于噪声源和LNA。最大电压摆幅则受ADC满 UT PGA GAIN = 30dB P N 0.10 量程输入电压峰峰值(2 V p-p)的限制。 I 0.05 TGC路径的每个部分中，LNA和VGA的满量程范围不同。 0 范围值取决于每个功能框的增益设置，以及GAIN+与 0 0.2 0.4 0.6 GAI0N.8+ (V) 1.0 1.2 1.4 1.6 07030-117 Figure 48. LNA with 15.6 dB Gain Setting/VGA Full-Scale Limitations Rev. B | Page 28 of 48

AD9273 0.6 入电阻标称值为180 Ω，总差分电阻为360 Ω。电阻梯由LNA PGA GAIN = 21dB 的全差分输入信号驱动。LNA输出为直流耦合，避免使用 0.5 p) 外部耦合电容。衰减器和VGA的共模电压受控于放大器， V p- 0.4 PGA GAIN = 24dB 该放大器采用从LNA中获得的相同中间电源，允许LNA直 E ( AL 流耦合至VGA，不会于共模差异而产生较大的失调。但 C S 0.3 L- 是，随着增益的增加，LNA的任何失调都会被放大，使 L U T F 0.2 VGA输出失调以指数规律增加。 U NP PGA GAIN = 27dB I X-AMP的输入级沿电阻梯分布，一个由增益接口控制的偏 0.1 置插值器决定输入抽头点。偏置电流存在重叠，相继抽头 PGA GAIN = 30dB 0 的信号会合并以提供从−42 dB到0 dB的平滑衰减。这种电路 0 0.2 0.4 0.6 GAI0N.8+ (V) 1.0 1.2 1.4 1.6 07030-178 技术可产生线性dB增益法则一致性和低失真水平，仅偏离 图49. LNA(17.9 dB增益设置)/VGA满量程范围 理想值±0.5 dB或更少。增益斜率相对于控制电压单调无变 0.9 化，在过程、温度和电源供应发生变化时相对稳定。 0.8 X-AMP输入端为可编程增益反馈放大器的一部分，使得 PGA GAIN = 21dB p) 0.7 VGA成为一个完整的器件。其带宽约为100 MHz。输入级 p- E (V 0.6 PGA GAIN = 24dB 设计用于降低输出馈通，并确保整个增益设置范围具有出 L A 0.5 色的频率响应一致性。 C S LL- 0.4 FU 增益控制 T 0.3 U P 增益控制接口GAIN±为差分输入端。通过插值器选择连接 N I 0.2 PGA GAIN = 27dB 到输入衰减器的适当输入级，VGAIN可以改变所有VGA的 0.1 增益。对于0.8 V GAIN−，28 dB/V标称GAIN+范围为0 V至 PGA GAIN = 30dB 0 0 0.2 0.4 0.6 GAI0N.8+ (V) 1.0 1.2 1.4 1.6 07030-179 1±.06. 5V d，B。最G佳A增IN益+电线压性大度于约1为.440 V.1和6 V低至于10.4.146 V V，时误，差误通差常增小大于。 图50. LNA(21.3 dB增益设置)/VGA满量程范围 无增益叠影(foldover)时，GAIN+值可超过电源电压1 V。 可变增益放大器 X-AMP差分VGA提供精确输入衰减和插值，具有6 nV/√Hz 增益控制响应时间小于750 ns，是最小到最大增益变化最终 低折合到输入端噪声和出色的增益线性。简化框图如图51 值的10%。 所示。 GAIN+和GAIN−引脚有两种连接方式。可以使用单端法， 即开尔文连接至地，如图52所示。用于驱动多个设备时， GAIN± GAININTERPOLATOR 最好是使用差分法，如图53所示。对于任何一种方法， POSTAMP + GAIN+和GAIN−引脚都应采取直流耦合，并驱动以适合1.6 V gm 满量程输入。 3dB VIP AD9273 100Ω VIN GAIN+ 0V TO 1.6V DC 0.01µF 50Ω GAIN– 0.01µF CONKNELEVCITNION 07030-109 – POSTAMP07030-078 图52. 单端GAIN±引脚配置 图51. VGA原理示意图 VGA的输入为14级差分电阻梯，每抽头3.5 dB。由此产生的 总增益范围是42 dB，在端点损失范围之内。每侧的有效输 Rev. B | Page 29 of 48

AD9273 499Ω AVDD2 抗混叠滤波器由单极点高通滤波器和二阶低通滤波器组合 AD9273 ±0.4VDC AT 31.3kΩ 而成。高通滤波器可配置为与低通滤波器截止频率成一定 100Ω 0.8V CM 499Ω GAIN+ ±0.8V DC 比例关系。可通过SPI进行选择。 0.01µF AD8138 0.8V CM 50Ω GAIN– 100Ω ±0.4VDC AT 523Ω 10kΩ 该滤波器采用片上调谐来调整电容，进而设置所需的截止 0.01µF 0.8V CM 499Ω 07030-098 频采率样并时减钟少速变率化的。1/−3或3 d1B/低4.5通。滤截波止器频的率默可认通截过止S频PI调率整为至AD该C 图53. 差分GAIN±引脚配置 频率的0.7、0.8、0.9、1、1.1、1.2或1.3倍。截止频率范围 VGA噪声 可保持在8 MHz至18 MHz范围。 典型应用中，VGA将宽动态范围输入信号调整至ADC输入 范围内。LNA折合到输入端噪声限制了最小可分辨输入信 4kΩ 号；而折合到输出端噪声(主要取决于VGA)限制了最大瞬 C 时动态范围，该范围可以在任何一个特定的增益控制电压 30C 4kΩ 2kΩ 下处理。折合到输出端噪声范围根据ADC的总噪底设置。 10kΩ/n 4C 短路输入条件下，折合到输出端噪声与GAIN+成函数关 2kΩ 4kΩ 系，如图15所示。输入噪声电压等于输出噪声除以控制范 30C C 围在内大每部一分点增的益测范量围增内益，。因为以VGA折合到输出端固定噪声 Cn == 00 .T8pOF 7 TO 5.1pF 4kΩ 07030-110 图54. 滤波器原理示意图 为主，所以折合到输出端噪声均为90 nV/√Hz(后置放大器增 调谐通常关闭以免在关键时刻改变电容设置。调谐电路通 益= 24 dB)。在增益控制范围高端部分，则主要是LNA噪声 过SPI启用和禁用。初始上电后，以及滤波器截止频率缩放 和源噪声。在最大增益控制电压附近，折合到输入端噪声 比例或ADC采样率重新编程后，必须对滤波器调谐执行初 为最低值，而VGA折合到输入端的噪声贡献微乎其微。 始化。建议在空闲时间偶尔重新调整，以补偿温度漂移。 较低增益时，折合到输入端噪声，以及噪声系数随着增益 共有8个SPI可编程设置值，用户可以更改高通滤波器截止 的下降而增加。系统的瞬时动态范围不会丢失，但是，因 频率与低通截止频率的函数关系。表10所示为两个示例： 为折合到输入端噪声增加，输入容量也随之增加。ADC噪 一个是8 MHz低通截止频率，另一个是18 MHz低通截止频 底分布具有同样的相关性。重要的是，VGA输出噪底的幅 率。这两种情况下，低端频率的抑制量随比例下降而逐步 度是相对于ADC的噪底的幅度而言的。 增加。因此，使整个AAF频率通带变窄可以减少低频噪 增益控制噪声在极低噪声应用中值得注意。增益控制接口 声，或者使谐波处理的动态范围最大。 的热噪声可以调制通道增益。由此产生的噪声与输出信号 表10. SPI可选的高通滤波器的截止频率选项 电平成正比，通常只有出现大信号时会很明显。增益接口 高通滤波器截止频率 包括片上噪声滤波器，该滤波器能显著降低5 MHz以上频 低通滤波器截止 低通滤波器截止 率噪声的影响。应注意尽量减少GAIN±输入端的噪声冲 SPI设置 比例1 频率= 8 MHz 频率 = 18 MHz 0 20.65 387 kHz 872 kHz 击。外部RC滤波器可用于去除VGAIN源噪声。滤波器带 1 11.45 698 kHz 1.571 MHz 宽应足以满足所需的控制带宽。 2 7.92 1.010 MHz 2.273 MHz 3 6.04 1.323 MHz 2.978 MHz 抗混叠滤波器 4 4.88 1.638 MHz 3.685 MHz 信号到达ADC之前，抗混叠滤波器用来抑制直流信号， 5 4.10 1.953 MHz 4.394 MHz 并限制信号的带宽达到抗混叠的目的。图54表示滤波器 6 3.52 2.270 MHz 5.107 MHz 的结构。 7 3.09 2.587 MHz 5.822 MHz 1 比例=低通滤波器的截止频率/高通滤波器的截止频率。 Rev. B | Page 30 of 48

AD9273 模数转换器 3.3V AD951x/AD952x 50Ω* FAMILY AD9273采用流水线式ADC架构。各级的量化输出组合在 VFAC3 0.1µF 0.1µF OUT CLK CLK+ 一起，在数字校正逻辑中形成一个12位转换结果。流水线 ADC 100Ω 结构允许第一级处理新的输入采样点，而其它级继续处理 LVDS DRIVER AD9273 0.1µF 0.1µF 之前的采样点。采样在时钟的上升沿进行。 CLK CLK– 输输出到级输模出块缓能冲够器实。现然数后据将对数准据、串错行误化校，正并，使且其能与将帧数和据输传出 *50Ω RESISTOR IS OPTIONAL. 07030-052 图57. 差分LVDS采样时钟 时钟对齐。 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 时钟输入考虑 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 为了充分发挥芯片的性能，应利用一个差分信号作为 动，CLK−引脚则通过与39 kΩ电阻并联的0.1 μF电容旁路接 AD9273采样时钟输入端(CLK+和CLK−)的时钟信号。该信 地(见图58)。虽然CLK+输入电路电源为AVDDx (1.8 V)，但 号通常使用变压器或电容器交流耦合到CLK+和CLK−引脚 该输入电路可支持高达3.3 V的输入电压，因此，驱动逻辑 的电压选择非常灵活。 内。这两个引脚有内部偏置，无需其它偏置。 图55显示了为AD9273提供时钟信号的首选方法。使用RF 3.3V AD951x/AD952x FAMILY 变压器，可以将低抖动时钟源，如VFAC3-BHL-50MHz VFAC3 0.1µF OUT CLK Valpey Fisher振荡器从单端转换成差分。跨接在次级变压 50Ω* OP1T0IO0ΩNAL0.1µF CMOS DRIVER CLK+ 器上的背对背肖特基二极管可以将输入到AD9273中的时钟 ADC 幅度限制为约0.8 V峰峰值差分信号。这样，既可以防止时 CLK AD9273 0.1µF 钟的大电压摆幅馈通至AD9273的其它部分，还可以保留信 CLK– 0.1µF 39kΩ 号重要的。快速上升和下降时间，这一点对低抖动性能来说非常 *50Ω RESISTOR IS OPTIONAL. 07030-053 图58. 单端1.8 V CMOS采样时钟 3.3V 3.3V AD951x/AD952x MINI-CIRCUITS FAMILY ADT1-1WT, 1:1Z VFAC3 0.1µF OUT 0.1µF XFMR 0.1µF CLK+ OUT 50Ω* CLK OP1T0IO0ΩNAL0.1µF 50Ω 100Ω ADC CMOS DRIVER CLK+ VFAC3 0.1µF AD9273 ADC CLK– CLK AD9273 SCHOTTKY 0.1µF 0.1µF 图55. 变0.压1µ器F 耦合的差分HDSI时OMD2钟E81S2: 07030-050 *50Ω RESISTOR IS OPTIONAL. CLK– 07030-054 如果没有低抖动的时钟源，那么，另一种方法是对差分 图59. 单端3.3 V CMOS采样时钟 PECL信号进行交流耦合，并传输至采样时钟输入引脚(如 时钟占空比考虑 图56所示)。AD951x/AD952x时钟驱动器系列具有出色的抖 典型的高速ADC利用两个时钟沿产生不同的内部定时信 动性能。 号。因此，这些ADC可能对时钟占空比很敏感。通常，为 保持ADC的动态性能，时钟占空比容差应为5%。AD9273 3.3V AD951x/AD952x 50Ω* FAMILY 内置一个占空比稳定器(DCS)，可对非采样边沿进行重新 VFAC3 0.1µF 0.1µF OUT CLK CLK+ 定时，并提供标称占空比为50%的内部时钟信号。因此， 100Ω ADC 时钟输入占空比范围非常广，且不会影响AD9273的性能。 PECL DRIVER AD9273 0.1µF 0.1µF CLK CLK– 当DCS处于开启状态时，在很宽的占空比范围内，噪声和 240Ω 240Ω 失真性能几乎是平坦的。但是，有些应用可能要求关闭 *50Ω RESISTOR IS OPTIONAL. 07030-051 DCS功能。如果是这样，则在这种模式下工作时，应注意 图56. 差分PECL采样时钟 动态范围性能可能会受影响。有关使用此功能的更多详细 信息，请参阅表17。 Rev. B | Page 31 of 48

AD9273 占空比稳定器利用延迟锁定环(DLL)创建非采样边沿。因 250 此，一旦采样频率发生变化，DLL就需要大约8个时钟周期 来获取并锁定新的速率。 200 IAVDD1, 50MSPS SPEED GRADE A) m 时钟抖动考虑 NT ( 150 IAVDD1, 40MSPS SPEED GRADE E 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 RR U 给定的输入频率(f )下，仅由孔径抖动(t )造成的信噪比 Y C 100 IAVDD1, 25MSPS SPEED GRADE A J PL (SNR)下降计算公式如下： UP S 50 SNR下降幅度 = 20 × log 10[1/2 × π × f × t] A J IDRVDD 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 0 号、模拟输入信号和ADC孔径抖动)的均方根。中频欠采 0 10 SAMPL2I0NG FREQU3E0NCY (MSP40S) 50 07030-032 样应用对抖动尤其敏感(见图60)。 图61. 电源电流与f 的关系(f = 5 MHz) SAMPLE IN 当孔径抖动可能影响AD9273的动态范围时，应将时钟输入 120 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 115 电源隔离，以免在时钟信号内混入数字噪声。低抖动、晶 110 50MSPS SPEED GRADE W) 控振荡器为最佳时钟源，如Valpey Fisher VFAC3系列。如 L (m 105 E 果时钟信号来自其它类型的时钟源(通过门控、分频或其它 NN 40MSPS SPEED GRADE A 100 方法)，则需要在最后对原始时钟进行重定时。 CH R/ E 95 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 OW 25MSPS SPEED GRADE P 90 笔记AN-501和AN-756(访问www.analog.com)。 85 130 RMS CLOCK JITTER REQUIREMENT 112100 800 10 SAMPL2I0NG FREQU3E0NCY (MSP40S) 50 07030-031 100 16 BITS 图62. 各通道电源与f 的关系(f = 5 MHz) SAMPLE IN B) 90 14 BITS AD9273具有可调整LNA偏置电流特性(见表17中的寄存器 d NR ( 80 12 BITS 0x12)。默认LNA偏置电流设置为高。图63显示每个偏置设 S 70 置值时AVDD2电流减少的典型值。此外，LNA偏置设置为 10 BITS 60 低时，建议使用寄存器0x10(见表17)调整LNA偏移。 0.125ps 8 BITS 50 0.25ps 0.5ps 40 1.0ps 2.0ps HIGH 30 1 ANALO1G0 INPUT FREQUENC10Y0 (MHz) 1000 07030-038 G 图60. 理想信噪比与模拟输入频率和抖动的关系 TINMID-HIGH T E 功耗和省电模式 S S A 如图62所示，AD9273的功耗与其采样速率成比例关系。数 BI A N MID-LOW 字功耗变化不大，因为它主要由DRVDD电源和LVDS输出 L 驱动器的偏置电流决定。 LOW 0 20 40 TOT6A0LAVD8D02CU1R00RENT12(0mA)140 160 180 7030-1190 图63. 差分LNA偏置设置时的AVDD2电流，AD9273-40 Rev. B | Page 32 of 48

AD9273 将PDWN引脚置位高电平，可使AD9273进入省电模式。在这 AD9273 LVDS输出便于与具有LVDS能力的定制ASIC和FPGA 种状态下，器件的典型功耗为2 mW。在省电模式下，LVDS 中的LVDS接收器连接，从而在高噪声环境中实现出色的 输出驱动器处于高阻抗状态。将PDWN引脚拉低时， 开关性能。推荐使用单一点到点网络拓扑结构，并将100 Ω AD9273返回正常工作模式。此引脚兼容1.8 V和3.3 V电压。 端接电阻尽可能靠近接收器放置。如果没有远端接收器端 接电阻，或者差分线布线不佳，可能会导致时序错误。建 将STBY引脚置位高电平，可使AD9273进入待机模式。在 议走线长度不要超过24英寸，差分输出走线应尽可能彼此 这种状态下，器件的典型功耗为140 mW。待机状态下，除 靠近且长度相等。图64显示了一个走线长度和位置适当的 了内部基准电压外，整个器件都断电。LVDS输出驱动器 FCO、DCO和数据流示例。 处于高阻抗状态。这种模式非常适合需要省电的应用，因 为器件能够在不使用时关断，使用时迅速上电。器件再次 上电的时间也大大缩短。将STBY引脚拉低时，AD9273返 回正常工作模式。此引脚兼容1.8 V和3.3 V电压。 在省电模式下，通过关闭基准电压、基准电压缓冲器、PLL 和偏置网络，可实现低功耗。进入省电模式时，VREF上的 去耦电容放电；返回正常工作模式时，去耦电容必须重新 充电。因此，唤醒时间跟省电模式时间有关：周期越短， 唤醒时间相应地更短。器件全面恢复运作需要约0.5 ms，建 议在VREF引脚使用1 μF和0.1 μF的去耦电容，在GAIN±引 脚使用0.01 μF的电容。时间大多取决于增益去耦：GAIN±引 脚上的去耦电容值越高，唤醒时间越长。 CCCHHH123 555000000mmmVVV///DDDIIIVVV ΩΩΩ 5.0ns/DIV 07030-034 图64. LVDS输出时序示例(默认ANSI-644模式下) 使用SPI端口接口时，可以使用一些其他的省电选项。用 图65显示使用ANSI-644标准(默认)数据眼图的LVDS输出示 户可以分别关断各通道，或者将整个器件置于待机模式。 例和时间间隔误差(TIE)抖动直方图，其中走线长度小于24 如需较短的唤醒时间，待机模式下，内部PLL处于通电状 英寸，并采用标准FR-4材料。图66显示走线长度超过24英 态。唤醒时间跟增益有一定的关系。当器件处于待机模式 寸、采用标准FR-4材料的示例。请注意，从TIE抖动直方 时，要达到1 μs的唤醒时间，GAIN±引脚必须施加0.8 V的 图可看出，数据眼图开口随着边沿偏离理想位置而减小； 电平。有关使用这些功能的更多详细信息，请参阅表17。 因此，走线长度超过24英寸时，用户必须确定波形是否满 数字输出和时序 足设计的时序预算要求。 采用默认设置上电时，AD9273差分输出符合ANSI-644 附加SPI选项允许用户进一步提高所有8路输出的内部端接 LVDS标准。通过SDIO引脚或SPI接口，可以将它更改为低 电阻(因而提高电流)，从而驱动更长的走线(见图67)。虽然 功耗、减少信号选项(类似于IEEE 1596.3标准)。这种LVDS 这会在数据边沿上产生更陡的上升和下降时间，更不容易 标准可以将器件的总功耗进一步降低约36 mW。更多信息， 发生比特错误，并且改善了频率分布(见图67)，但使用此 请参见“SDIO引脚”部分或表17。 选项会提高DRVDD电源的功耗。 LVDS驱动器电流来自芯片，并将各输出端的输出电流设 如果因为负载不匹配而要求提高DCO±和FCO±输出的驱动 置为标称值3.5 mA。LVDS接收器输入端有一个100 Ω差分 强度，用户可以通过寄存器0x15将驱动强度提高一倍。为 端接电阻，因此接收器摆幅标称值为350 mV。 此应设置寄存器0x15中的位0。注意，此功能不能使用寄 存器0x15的位4和位5，因为这些位优先于此功能。详情参 见表17。 Rev. B | Page 33 of 48

AD9273 600 400 EYE: ALL BITS ULS: 2398/2398 EYE: ALL BITS ULS: 2399/2399 400 300 E (V) 200 E (V) 200 G G TA 100 TA 100 L L O O V V M 0 M 0 A A R R G G A –100 A –100 DI DI E E EY –200 EY –200 –400 –300 –600 –400 –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 1.5ns –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 1.5ns 25 25 s) 20 s) 20 Hit Hit M ( M ( A A R 15 R 15 G G O O T T S S HI HI R 10 R 10 E E T T T T JI JI E E TI 5 TI 5 –2000ps –100ps 0ps 100ps 200ps 07030-035 –2000ps –100ps 0ps 100ps 200ps 07030-036 图65. LVDS输出的数据眼(ANSI-644模式， 图66. LVDS输出的数据眼(ANSI-644模式， 走线长度小于24英寸，标准FR-4) 走线长度大于24英寸，标准FR-4) Rev. B | Page 34 of 48

AD9273 600 输出数据格式默认为偏移二进制。表11给出了一个输出编 EYE: ALL BITS ULS: 2396/2396 码格式示例。若要将输出数据格式变为二进制补码，请参 400 V) 阅“存储器映射”部分。 E ( AG 200 表11. 数字输出编码 T L VO (VIN+) − (VIN−), 数字输出偏移二进制 M 0 代码 输入范围 = 2 V p-p (V) (D11 ... D0) A GR 4095 +1.00 1111 1111 1111 A DI –200 2048 0.00 1000 0000 0000 E Y 2047 −0.000488 0111 1111 1111 E –400 0 −1.00 0000 0000 0000 –600 来自各ADC的数据经过串行化后，通过不同的通道产生。 –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 1.5ns 每个串行流的数据速率等于12位乘以采样时钟速率，最大 25 值为600 Mbps(12位 × 50 MSPS = 600 Mbps)。最低典型转换 速率为10 MSPS，但如果特定应用需较低的采样速率，PLL s) 20 可以通过SPI设置低至5 MSPS的编码速率。有关启用此功能 Hit M ( 的详细信息，请参阅表17。 A R 15 G O 为了帮助从AD9273捕捉数据，器件提供了2个输出时钟。 T S R HI 10 DCO±用来为输出数据定时，它等于采样时钟速率的6倍。 E TT 数据逐个从AD9273输出，必须在DCO±的上升沿和下降沿 JI TIE 5 进行捕捉；DCO支持双倍数据速率(DDR)捕捉。帧时钟输 出(FCO±)用于指示新输出字节的开始，它与采样时钟速率 –2000ps –100ps 0ps 100ps 200ps 07030-037 相等。更多信息参见图2所示的时序图。 图67. LVDS输出的数据眼(ANSI-644模式， 100 Ω端接电阻，走线长度大于24英寸，标准FR-4) 表12. 灵活的输出测试模式 输出测试模式 接受数据格式 位序列 测试码名称 数字输出字1 数字输出字2 选择 0000 关闭(默认) N/A N/A N/A 0001 中间电平短码 1000 0000 0000 1000 0000 0000 是 0010 +满量程短码 1111 1111 1111 1111 1111 1111 是 0011 −满量程短码 0000 0000 0000 0000 0000 0000 是 0100 棋盘形式输出 1010 1010 1010 0101 0101 0101 否 0101 PN长序列 N/A N/A 是 0110 PN短序列 N/A N/A 是 0111 1/0字反转 1111 1111 1111 0000 0000 0000 否 1000 用户输入 寄存器0x19至寄存器0x1A 寄存器0x1B至寄存器0x1C 否 1001 1/0位反转 1010 1010 1010 N/A 否 1010 1×同步 0000 0011 1111 N/A 否 1011 1位高电平 1000 0000 0000 N/A 否 1100 混合位频率 1010 0011 0011 N/A 否 Rev. B | Page 35 of 48

AD9273 使用SPI时，DCO±相位可以相对于数据边沿以60°增量进 有关如何通过SPI更改这些附加数字输出时序特性的信 行调整。这样，用户可以根据需要优化系统时序余量。 息，请参见“存储器映射”部分。 DCO±默认时序相对于输出数据边沿为90°，如图2所示。 SDIO引脚 还可以从SPI启动8、10和14位串行流。这样，用户就可以 此引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该引脚。 实现不同串行流并测试与更低和更高分辨率系统的兼容 引脚仅兼容1.8 V电压。如果应用要求以3.3 V逻辑电平驱动 性。当分辨率变为8位或10位串行流时，数据流缩短。当 此引脚，则应在此引脚上串联一个1 kΩ电阻以限制电流。 使用14位选项时，数据流会在正常14位串行数据的末尾填 SCLK引脚 充两个0。 此引脚用于运行SPI端口接口。它内置30 kΩ下拉电阻，可拉 使用SPI时，所有数据输出还可以从其标准状态反转。这 低该引脚。引脚兼容1.8 V和3.3 V电压。 种方式不要与串行流反转到LSB优先模式相混淆。在默认 模式下，如图2所示，数据输出串行流首先输出MSB。但 CSB引脚 是，可以将其反转，使数据输出串行流首先输出LSB(见 此引脚用于运行SPI端口接口。它内置70 kΩ上拉电阻，可拉 图3)。 高该引脚。引脚兼容1.8 V和3.3 V电压。 通过SPI可以启动的数字输出测试码选项有12个。当验证接 RBIAS引脚 收器捕捉和时序时，这个功能很有用。可用的输出位序列 为设置ADC的内核偏置电流，应在RBIAS引脚上串联一个 选项参见表12。一些测试码有两个串行序列字，可以通过 接地电阻(标称值10.0 kΩ)。建议使用10.0 kΩ电阻，若使用 各种方式进行交替，具体取决于所选的测试码。注意有些 其他电阻作为RBIAS会降低器件的性能。因此，要实现稳 测试码可能并不遵守数据格式选择选项。此外，可以在 定的性能，至少应使用1%容差的电阻。 0x19、0x1A、0x1B和0x1C寄存器地址中指定用户定义的测 基准电压源 试码。除PN短序列和PN长序列以外，其它测试模式都支 AD9273内置稳定、精确的0.5 V基准电压源。基准电压在内 持8到14位字长，以便验证接收器的数据捕捉是否成功。 部放大2倍，将VREF设置为1.0 V，因此ADC的满量程差分 PN短序列测试码产生一个伪随机位序列，每隔29 – 1位或511 输入范围为2.0 V p-p。VREF默认为内部设置，但也可以用 位重复一次。有关PN序列的说明以及如何产生，请参见 一个1.0 V外部基准电压源驱动VREF引脚，以便提高精度。 ITU-T 0.150 (05/96)标准的第5.1部分。唯一的不同在于起始 不过，该器件不支持低于2.0 Vpp的ADC满量程范围。 值是一个特定值，而不是全1(初始值见表13)。 对VREF引脚应用去耦电容时，应采用低ESR陶瓷电容。这 PN长序列测试码产生一个伪随机位序列，每隔223 – 1位或 些电容应靠近基准引脚，并与AD9273处于同一层PCB。 8,388,607位重复一次。有关PN序列的说明以及如何产生， VREF引脚应该有一个0.1 μF的电容和一个1 μF的电容并联 请参见ITU-T 0.150 (05/96)标准的第5.6部分。不同之处在于 至模拟地。建议ADC采用这些电容值以妥善建立和获得下 起始值是一个特定值，而不是全1，并且AD9273会根据 一个有效采样。 ITU标准反转位流(初始值见表13)。 基准设置可以使用SPI来选择。设置允许两种选择：使用 表13. PN序列 内部基准电压或外部基准电压。内部基准电压选项为默认 前三个采样输出 设置，相应的差分范围为2 V pp。 序列 初始值 (MSB优先) PN短序列 0x0DF 0xDF9, 0x353, 0x301 表14. SPI可选择的基准电压设置 PN长序列 0x29B80A 0x591, 0xFD7, 0x0A3 相应的 相应的差分 SPI选择模式 VREF (V) 范围(V p-p) 外部基准电压源 N/A 2 × 外部基准电压 内部基准电压(默认) 1.0 2.0 Rev. B | Page 36 of 48

AD9273 电源和接地建议 连续铜层应与AD9273的裸露焊盘(引脚0)匹配。铜层上应 当连接电源至AD9273时，建议使用两个独立的1.8 V电源： 有多个过孔，获得尽可能低的热阻路径以通过PCB底部进 一个用于模拟(AVDD)，一个用于数字(DRVDD)。如果仅 行散热。应采用绝缘环氧化物来填充或堵塞这些通孔。 提供1.8 V电源，则应先连接到AVDD1，然后分接出来，并 为了最大程度地实现器件与PCB之间的覆盖与连接，应在 用铁氧体磁珠或滤波扼流圈及去耦电容隔离，再连接到 覆盖一个丝印层或阻焊膜，以便将PCB上的连续铜层划分 DRVDD。用户应针对所有电源使用多个去耦电容以适用 为多个均等的部分。这样，在回流焊过程中，可在二者之 于高频和低频。去耦电容应放置在接近PCB入口点和接近 间确保多个连接点。而一个连续的、无分割的平面则可以 器件的位置处，尽可能地缩短走线长度。 保证在AD9273与PCB之间仅有一个连接点。可以参考图68 AD9273仅需要一个PCB接地层。对PCB模拟、数字和时钟 所示的PCB布局布线范例。有关封装的更多信息和更多 部分进行合理的去耦和巧妙的分隔，可以轻松获得最佳的 PCB布局示例，请参考AN-772应用笔记。 性能。 SILKSCREENPARTITION PIN 1 INDICATOR 裸露焊盘散热块建议 为获得最佳的AD9273电气性能和热性能，必须将器件底部 的裸露焊盘连接至低噪声模拟地(AGND)。PCB上裸露的 07030-069 图68. 典型PCB布局布线 Rev. B | Page 37 of 48

AD9273 串行端口接口(SPI) AD9273串口允许用户利用芯片内部的一个结构化寄存器空 除了操作模式之外，可配置SPI端口以不同的方式操作。 间来配置信号链，以满足特定功能和操作的需要。这使得 对于不需要控制端口的应用，CSB线可以连接并保持高电 用户能够更加灵活地运用器件，并根据具体的应用进行定 平。这将把其余SPI引脚置于第二功能模式，如SDIO引脚 制。通过串行端口，可访问地址空间，以及对地址空间进 和SCLK引脚部分所述。CSB也可以接低电平，以使能双线 行读写。存储空间以字节为单位进行组织，并且可以进一 模式。当CSB接低电平时，通信只需要SCLK和 SDIO引 步细分成多个区域，如存储器映射部分所述。如需了解详 脚。虽然器件在上电期间已同步，但在使用此模式时，应 细操作信息，请参阅应用笔记AN-877：“通过SPI与高速 注意确保串行端口仍然与CSB线同步。在双线模式下，建 ADC接口”。 议仅使用1、2或3字节传输。无有效CSB线的情况下，可以 进入但无法退出流模式。 定义串行端口接口(SPI)的是三个引脚：SCLK、SDIO和 CSB引脚。SCLK(串行时钟)用于同步提供给器件的读出和 除了字长，指令周期还决定串行帧是读操作指令还是写操 写入数据。SDIO(串行数据输入/输出)双功能引脚允许将数 作指令，从而通过串行端口对芯片编程或读取片上存储器 据发送至器件内部存储器映射寄存器或从该寄存器中读取 内的数据。如果指令是回读操作，则执行回读操作会使串 数据。CSB(片选信号)引脚是低电平有效控制引脚，它能 行数据输入/输出(SDIO)引脚的数据传输方向，在串行帧的 够使能或者禁用读写周期(见表15)。 一定位置由输入改为输出。 表15. 串行端口引脚 数据可以MSB优先或LSB优先的模式进行发送。芯片上电 引脚 功能 后，默认采用MSB优先的方式，可以通过调整配置寄存器 SCLK 串行时钟。串行移位时钟输入。 来更改数据发送方式。如需了解更多关于该特性及其它特 SCLK用来使串行接口的读写操作同步。 性的信息，请参阅应用笔记AN-877：“通过SPI与高速ADC SDIO 串行数据输入/输出。双功能引脚。 通常用作输入或输出，取决于发送的指令和时序帧中 接口”。 的相对位置。 CSB 片选信号(低电平有效)。 硬件接口 用来控制读写周期的选通。 表15中所描述的引脚构成用户编程器件与AD9273的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB CSB的下降沿与SCLK的上升沿共同决定帧序列的开始。在 引脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段， 指令周期传输一条16位指令，然后是一个或多个数据字 用作输入引脚；在回读阶段，用作输出引脚。 节，由位域W0和W1决定。图70为串行时序图示例，相应 的定义见表16。 如果多个SDIO引脚共用一个连接，应注意确保其达到正确 的VOH电平。假设负载与AD9273相同，图69显示了可以 正常工作时，CSB用来告知器件准备接收和处理SPI命令。 连在一起的SDIO引脚数量以及相应的V 电平。 当CSB被拉低时，器件通过SCLK和SDIO处理指令。一般 OH 1.800 而言，CSB将保持低电平到通信周期结束。然而，如果与 1.795 慢速器件相连，可以在两个字节之间拉高CSB，使老式微 1.790 1.785 控制器有足够的时间将数据传输至移位寄存器。当传输一 1.780 1.775 个、两个或三个字节的数据时，CSB可以保持不变。当W0 1.770 1.765 和W1设置为11时，器件进入流模式并继续处理数据(读出 (V)1.760 或写入)，直到CSB被拉高以结束通信周期。这样就可以传 VOH1.755 1.750 输整个存储器而无需额外的指令。无论何种模式，如果 1.745 1.740 CSB在字节传输期间被拉高，则SPI状态机复位，器件等待 1.735 1.730 新的指令。 1.725 1.720 1.715 0 10NUMB20ER O3F0 SDIO4 0PINS5 C0ONN6E0CTED70 TOG8E0THER90 100 07030-113 图69. SDIO引脚负载 Rev. B | Page 38 of 48

AD9273 该接口非常灵活，串行PROM或PIC微控制器均可控制该 如果用户选择不使用SPI接口，那么在器件上电期间将CSB 接口，因而除了完整SPI控制器之外，用户还可以使用其 与AVDD相连后，这些双功能引脚就可以发挥其第二功 它方法对器件编程(参阅应用笔记AN-812)。 能。有关SPI引脚支持哪些引脚绑定功能的详细信息，请 参见“SDIO引脚和SCLK引脚”部分。 tDS tHI tCLK tH tS tDH tLO CSB SCLK DON’T CARE DON’T CARE SDIO DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 07030-068 图70. 串行时序详图 表16. 串行时序定义 参数 最小时间(ns) 说明 t 5 数据与SCLK上升沿之间的建立时间 DS t 2 数据与SCLK上升沿之间的保持时间 DH t 40 时钟周期 CLK t 5 CSB与SCLK之间的建立时间 S t 2 CSB与SCLK之间的保持时间 H t 16 SCLK应处于逻辑高电平状态的最短时间 HI t 16 SCLK应处于逻辑低电平状态的最短时间 LO 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的最短时间 t 10 EN_SDIO (图70未显示) t 10 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的最短时间 DIS_SDIO (图70未显示) Rev. B | Page 39 of 48

AD9273 存储器映射 读取存储器映射表 保留位置 存储器映射表的每一行有8个地址位。存储器映射大致分 不得写入未定义的存储器位置，除非写入本数据手册建议 为三个部分：芯片配置寄存器映射(地址0x00至地址 的默认值。值标示为0的地址应被视为保留地址，上电期 0x02)、器件索引和传送寄存器映射(地址0x04至0xFF)以及 间应将0写入其寄存器。 ADC功能寄存器映射(地址0x08至地址0x2D)。 默认值 存储器映射的第一栏显示寄存器地址号码，倒数第二栏显 复位后，关键寄存器自动加载默认值。表17显示了这些 示默认值。位7 (MSB)栏为给定十六进制默认值的起始位。 值，其中X表示未定义的特性。 例如，地址0x09(时钟寄存器)的默认值为0x01，表示位7 = 0、 逻辑电平 位6 = 0、位5 = 0、位4 = 0、位3 = 0、位2 = 0、位1 = 0、位0 = 1，或者0000 0001(二进制)。此设置是占空比稳定器在开 以下是逻辑电平的说明：“置位”是指将某位设置为逻辑1或 启状态下的默认值。通过向该地址的位0写入0，然后在寄 向某位写入逻辑1。类似地，“清除位”指将某位设置为逻辑 存器0xFF中的SW传送位写入0x01之后，关闭占空比稳定 0或向某位写入逻辑0。 器。在每个写入序列后对SW传送位写入1以更新SPI寄存 器，这点很重要。 注意 除了寄存器0x00、0x02、0x04、0x05和0xFF之外的所有寄 存器都利用主从锁存器进行缓冲，并要求对传送位写入 1。如需了解更多关于该功能及其它功能的信息，请参阅 应用笔记AN-877：“通过SPI与高速ADC接口”。 Rev. B | Page 40 of 48

AD9273 表17. AD9273存储器映射寄存器 地址 (十六 位7 位0 进制) 寄存器名称 (MSB) 位6 位5 位4 位3 位2 位1 (LSB) 默认值 默认值注释 芯片配置寄存器 00 CHIP_PORT_CONFIG 0 LSB优先 软复位 1 1 软复位 LSB优先 0 0x18 半字节之间应 1 = 开 1 = 开 1 = 开 1 = 开 建立镜像关系， 0 = 关 0 = 关 0 = 关 0 = 关 使得无论在何 (默认) (默认) (默认) (默认) 种移位模式下， 均能正确设置 LSB优先或MSB 优先模式。 01 CHIP_ID 芯片ID位 [7:0] 只读 默认值为唯一 (AD9273 = 0x2F，默认) 芯片ID，各器件 均不相同。这是 一个只读寄存器。 02 CHIP_GRADE X X 子ID[5:4] X X X X 0x00 子ID用来区分 (在芯片ID下 器件等级。 确定器件等级) 00 = 40 MSPS(默认) 01 = 25 MSPS 10 = 50 MSPS 器件索引和传送寄存器 04 DEVICE_INDEX_2 X X X X 数据 数据 数据 数据 0x0F 设置这些位以 通道H 通道G 通道F 通道E 决定哪一个片 1 = 开 1 = 开 1 = 开 1 = 开 内器件接收下 (默认) (默认) (默认) (默认) 一个写命令。 0 = 关 0 = 关 0 = 关 0 = 关 05 DEVICE_INDEX_1 X X 时钟通 时钟通 数据 数据 数据 数据 0x0F 设置这些位以 道DCO± 道FCO± 通道D 通道C 通道B 通道A 决定哪一个片 1 = 开 1 = 开 1 = 开 1 = 开 1 = 开 1 = 开 内器件接收下 0 = 关 0 = 关 (默认) (默认) (默认) (默认) 一个写命令。 (默认) (默认) 0 = 关 0 = 关 0 = 关 0 = 关 FF DEVICE_UPDATE X X X X X X X 软件传输 0x00 从主移位寄存 1 = 开 器向从移位寄 0 = 关 存器同步传输 (默认) 数据。 ADC功能寄存器 08 Modes X X X X 0 内部省电模式 0x00 决定芯片运行的 000 = 芯片运行(默认) 各种一般工作模 001 = 完全关断 式(全局)。 010 = 待机 011 = 复位 100 = CW模式 (TGC PDWN) 09 Clock X X X X X X X 占空比 0x01 打开和关闭内部 稳定器 占空比稳定器 1 = 开 (全局) (默认) 0 = 关 0D TEST_IO 用户测试模式 产生 产生 输出测试模式——见表12 0x00 设置此寄存器后， 00 = 关(默认) 复位PN 复位 0000 = 关(默认) 测试数据将取代 01 = 开，单一交替 长序列 PN短 0001 = 中间电平短序列 正常数据被置于 10 = 开，单一一次 1 = 开 序列 0010 = +FS短路 输出引脚上。 11 = 开，交替一次 0 = 关 1 = 开 0011 = −FS短路 (局部， (默认) 0 = 关 0100 = 棋盘形式输出 为PN序列) 0101 = PN长序列 (默认) 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 (格式由OUTPUT_MODE寄存器决定) Rev. B | Page 41 of 48

AD9273 地址 (十六 位7 位0 进制) 寄存器名称 (MSB) 位6 位5 位4 位3 位2 位1 (LSB) 默认值 默认值注释 0F FLEX_CHANNEL_ 滤波器截止频率控制 X X X X 0x30 抗混叠滤波器 INPUT 0000 = 1.3 × 1/3 × fSAMPLE 截止频率 0001 = 1.2 × 1/3 × fSAMPLE (全局) 0010 = 1.1 × 1/3 × fSAMPLE 0011 = 1.0 × 1/3 × fSAMPLE (默认) 0100 = 0.9 × 1/3 × fSAMPLE 0101 = 0.8 × 1/3 × fSAMPLE 0110 = 0.7 × 1/3 × fSAMPLE 1000 = 1.3 × 1/4.5 × fSAMPLE 1001 = 1.2 × 1/4.5 × fSAMPLE 1010 = 1.1 × 1/4.5 × fSAMPLE 1011 = 1.0 × 1/4.5 × fSAMPLE 1100 = 0.9 × 1/4.5 × fSAMPLE 1101 = 0.8 × 1/4.5 × fSAMPLE 1110 = 0.7 × 1/4.5 × fSAMPLE 10 FLEX_OFFSET X X 6位LNA失调调节 0x20 LNA强制失调 10 0000 = LNA偏置高、中高、中低(默认) 校正(局部) 10 0001 = LNA偏置低 11 FLEX_GAIN X X X X PGA增益 LNA增益 0x06 LNA和PGA增益 00 = 21 dB 00 = 15.6 dB 调整(全局) 01 = 24 dB (默认) 01 = 17.9 dB 10 = 27 dB 10 = 21.3 dB (默认) 11 = 30 dB 12 BIAS_CURRENT X X X X 1 X LNA偏置 0x08 LNA偏置电流 00 = 高 调整(全局) 01 = 中高 (默认) 10 = 中-低 11 = 低 14 OUTPUT_MODE X 0 = LVDS X X X Output 00 = 偏移二进制 0x00 配置输出和数据 ANSI-644 (默认) 的格式(位[7:3] (默认) 01 = 二进制补码 和位[1:0]为全局； 1 = LVDS 位2为局部) 低功耗 (类似 于IEEE 1596.3) 15 OUTPUT_ADJUST X X 输出驱动器端接 X X X DCO±和 0x00 决定LVDS或其它 00 = 无(默认) FCO± 2 输出属性。主要 01 = 200 Ω 倍驱动 功能是设置LVDS 10 = 100 Ω 强度 范围和共模电平， 11 = 100 Ω 1 = 开 代替外部电阻 0 = 关 (位[7:1]为全局； (默认) 位0为局部)。 16 OUTPUT_PHASE X X X X 0011 = 输出时钟相位调整 0x03 用于利用全局时 (0000至1010) 钟分频的器件上， 0000 = 相对于数据边沿为0° 决定使用分频器 0001 = 相对于数据边沿为60° 输出的哪一个相 0010 = 相对于数据边沿为120° 位来提供输出时 0011 = 相对于数据边沿为180°(默认) 钟。内部锁存不 0100 = 相对于数据边沿为240° 受影响。 0101 = 相对于数据边沿为300° 0110 = 相对于数据边沿为360° 0111 = 相对于数据边沿为420° 1000 = 相对于数据边沿为480° 1001 = 相对于数据边沿为540° 1010 = 相对于数据边沿为600° 1011至1111 = 相对于数据边沿为660° 18 FLEX_VREF X 0 = 内部 X X X X X X 0x00 选择内部基准 基准电压 电压(推荐的 1 = 外部 默认值)或外 基准电压 部基准电压 (全局) Rev. B | Page 42 of 48

AD9273 地址 (十六 位7 位0 进制) 寄存器名称 (MSB) 位6 位5 位4 位3 位2 位1 (LSB) 默认值 默认值注释 19 USER_PATT1_LSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 用户定义的测试 码，1 LSB (全局) 1A USER_PATT1_MSB B15 B14 B13 B12 B11 B10 B9 B8 0x00 用户定义的测试 码，1 MSB (全局) 1B USER_PATT2_LSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 用户定义的测试 码，2 LSB (全局) 1C USER_PATT2_MSB B15 B14 B13 B12 B11 B10 B9 B8 0x00 用户定义的测试 码，2 MSB (全局) 21 SERIAL_CONTROL LSB优先 X X X <10 000 = 12位(默认，正常位流) 0x00 串行流控制。 1 = 开 MSPS， 001 = 8位 默认为MSB优先、 0 = 关 低编码 010 = 10位 原有位流(全局)。 (默认) 速率 011 = 12位 模式 100 = 14位 1 = 开 0 = 关 (默认) 22 SERIAL_CH_STAT X X X X X X 通道 通道掉电 0x00 用来关断转换器 输出复位 1 = 开 (局部)的 1 = 开 0 = 关 独立部分 0 = 关 (默认) (默认) 2B FLEX_FILTER X 使能自动 X X 高通滤波器截止频率 0x00 滤波器截止频率 低通调谐 0000 = fLP/20.7 (全局)(f = LP 1 = 开 0001 = fLP /11.5 低通滤波器 (自清零) 0010 = fLP /7.9 截止频率) 0011 = fLP /6.0 0100 = fLP /4.9 0101 = fLP /4.1 0110 = fLP /3.5 0111 = fLP /3.1 2C ANALOG_INPUT X X X X X X LOSW-x连接 0x00 LNA有源端接/ 00 = 高阻态 输入阻抗(全局) 01 = (−)LNA输出 10 = (+)LNA输出 11 = 高阻态 2D CROSS_POINT_ X X 交叉点开关使能 0x00 交叉点开关使能 SWITCH 10 0000 = CWD0±(差分) (局部) 10 0001 = CWD1±(差分) 10 0010 = CWD2±(差分) 10 0011 = CWD3±(差分) 10 0100 = CWD4±(差分) 10 0101 = CWD5±(差分) 10 0110 = CWD6±(差分) 10 0111 = CWD7±(差分) 11 0000 = CWD0+(单端) 11 0001 = CWD1+(单端) 11 0010 = CWD2+(单端) 11 0011 = CWD3+(单端) 11 0100 = CWD4+(单端) 11 0101 = CWD5+(单端) 11 0110 = CWD6+(单端) 11 0111 = CWD7+(单端) 11 1000 = CWD0−(单端) 11 1001 = CWD1−(单端) 11 1010 = CWD2−(单端) 11 1011 = CWD3−(单端) 11 1100 = CWD4−(单端) 11 1101 = CWD5−(单端) 11 1110 = CWD6−(单端) 11 1111 = CWD7−(单端) 0x xxxx = CW通道掉电(默认) Rev. B | Page 43 of 48

AD9273 外形尺寸 0.75 1.20 16.00 BSC SQ MAX 0.60 14.00 BSC SQ 0.45 100 76 76 100 1 75 75 1 PIN 1 TOP VIEW EXPOSED 9.50 SQ (PINS DOWN) PAD 1.05 0° MIN 0.20 BOTTOM VIEW 10..0905 0.079° 2526 5051 5150 (PINS UP) 2625 3.5° 00..1055 SPELAANTEING 0.08 M0A°X VIEW A LE0A.5D0 PBISTCCH 00..2272 FOR PROPER CONNECTION OF COPLANARITY 0.17 THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. VIEW A ROTATED 90° CCW COMPLIANTTO JEDEC STANDARDS MS-026-AED-HD 100908-A 图71. 100引脚裸露焊盘超薄四方扁平封装 [TQFP_EP] (SV-100-3) 图示尺寸单位：mm 10.10 A1 CORNER INDEX AREA 10.00 9.90 121110 9 8 7 6 5 4 3 2 1 A BALL A1 B INDICATOR C D 8.80 E TOP VIEW BSC SQ F G H J K L M BOTTOM VIEW 0.80 BSC DETAIL A 1.40 MAX DETAIL A 1.00 0.85 0.43 MAX 0.25 MIN COPLANARITY 0.55 SEATING 0.12 MAX 0.50 PLANE 0.45 COMPLIANT WITH JEDEC STABNADLALR DDISA MMEOT-2E0R5-AC. 012006-0 图72. 144引脚CSP_BGA芯片级封装 (BC-144-1) 尺寸单位：mm Rev. B | Page 44 of 48

AD9273 订购指南 模型 温度范围 封装描述 封装选项 AD9273BSVZ-501 −40°C至+85°C 100引脚裸露焊盘、超薄四方扁平封装(TQFP_EP) SV-100-3 AD9273BSVZRL-501 −40°C至+85°C 100引脚裸露焊盘、超薄四方扁平封装(TQFP_EP)卷带和卷盘 SV-100-3 AD9273BSVZ-401 −40°C至+85°C 100引脚裸露焊盘、超薄四方扁平封装(TQFP_EP) SV-100-3 AD9273BSVZRL-401 −40°C至+85°C 100引脚裸露焊盘、超薄四方扁平封装(TQFP_EP)卷带和卷盘 SV-100-3 AD9273BSVZ-251 −40°C至+85°C 100引脚裸露焊盘、超薄四方扁平封装(TQFP_EP) SV-100-3 AD9273BSVZRL-251 −40°C至+85°C 100引脚裸露焊盘、超薄四方扁平封装(TQFP_EP)卷带和卷盘 SV-100-3 AD9273BBCZ-251 −40°C至+85°C 144引脚 CSP_BGA封装 BC-144-1 AD9273BBCZ-401 −40°C至+85°C 144引脚 CSP_BGA封装 BC-144-1 AD9273BBCZ-501 −40°C至+85°C 144引脚 CSP_BGA封装 BC-144-1 AD9273-50EBZ1 评估板，100引脚裸露焊盘超薄四方扁平封装[TQFP_EP] 1 Z = 符合RoHS标准的器件。 Rev. B | Page 45 of 48

AD9273 注释 Rev. B | Page 46 of 48

AD9273 注释 Rev. B | Page 47 of 48

AD9273 注释 ©2009 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D07030sc-0-7/09(B) Rev. B | Page 48 of 48