8通道DAS，内置14位、 双极性输入、同步采样ADC AD7607 产品特性 应用 8路同步采样输入 电力线监控和保护系统 双极性模拟输入范围：±10 V、±5 V 多相电机控制 5 V单模拟电源，V ：2.3 V至5.25 V 仪表和控制系统 DRIVE 完全集成的数据采集解决方案 多轴定位系统 模拟输入箝位保护 数据采集系统(DAS) 具有1 MΩ模拟输入阻抗的输入缓冲器 表1. 高分辨率、双极性输 入、同步采样DAS解决方案 二阶抗混叠模拟滤波器 分辨率 单端输 入 同步采样通道数 片内精密基准电压及缓冲 18位 AD7608 8 14位、200 kSPS ADC(所有通道) 16位 AD7606 8 灵活的并行/串行接口 AD7606-6 6 SPI/QSPI™/MICROWIRE™/DSP兼容 AD7606-4 4 14位至18位的引脚兼容解决方案 14位 AD7607 8 性能 模拟输入通道提供7 kV ESD额定值 高吞吐速率：200 kSPS(所有通道) 信噪比(SNR)：85.5 dB(50 kSPS时) INL：±0.25 LSB；DNL：±0.25 LSB 低功耗：100 mW(200 kSPS时) 待机模式：25 mW(典型值) 6 4引脚LQFP封装 功能框图 AVCC AVCC REGCAP REGCAP REFCAPBREFCAPA V1 CLAMP1MΩ RFB V1GND CLAMP1MΩ RFB OSREDCEORN LDP-F T/H L2.D5OV L2.D5OV V2 CLAMP1MΩ RFB REFIN/REFOUT V2GND CLAMP1MΩ RFB OSREDCEORN LDP-F T/H 2.5V REF SELECT V3 CLAMP1MΩ RFB REF AGND V3GND CLAMP1MΩ RFB OSREDCEORN LDP-F T/H OOSS 21 OS 0 V4 CLAMP1MΩ RFB V4GND CLAMP1MΩ RFB OSREDCEORN LDP-F T/H 8:1 SERIAL DDOOUUTTAB V5GNVD5 CCLLAAMMPP11MMΩΩ RRFFBB OSREDCEORN LDP-F T/H MUX 1S4-ABRIT DFIIGLTITEARL IPNATSREEARRLFIALAELCLE/ RCPADSR/S/SCELRK/BYTE SEL V6 CLAMP1MΩ RFB VDRIVE V6GND CLAMP1MΩ RFB OSREDCEORN LDP-F T/H PARALLEL DB[15:0] V7 CLAMP1MΩ RFB AD7607 V7GND CLAMP1MΩ RFB OSREDCEORN LDP-F T/H CLK OSC V8 CLAMP1MΩ RFB CONTROL BUSY V8GND CLAMP1MΩ RFB OSRAEDGCENORND LDP-F T/H CONVST ACONIVNSPTU TBSRESETRANGE FRSTDATA 08096-001 图1. Rev. B Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Tel: 781.329.4700 www.analog.com Trademarks and registered trademarks are the property of their respective owners. Fax: 781.461.3113 ©2010-2012 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。

AD7607 目录 产品特性.........................................................................................1 ADC传递函数........................................................................20 应用..................................................................................................1 内部/外部基准电压源..........................................................21 功能框图.........................................................................................1 典型连接图.............................................................................22 修订历史.........................................................................................2 省电模式..................................................................................22 概述..................................................................................................3 转换控制..................................................................................23 技术规格.........................................................................................4 数字接口.......................................................................................24 时序规格....................................................................................6 并行接口(PAR/SER/BYTE SEL = 0)....................................24 绝对最大额定值..........................................................................10 并行字节接口(PAR/SER/BYTE SEL = 1，DB15 = 1)......24 热阻..........................................................................................10 串行接口(PAR/SER/BYTE SEL = 1)....................................24 ESD警告...................................................................................10 转换期间读取.........................................................................25 引脚配置和功能描述.................................................................11 数字滤波器.............................................................................26 典型工作特性..............................................................................14 布局布线指南..............................................................................29 术语................................................................................................18 外形尺寸.......................................................................................31 工作原理.......................................................................................19 订购指南..................................................................................31 转换器详解.............................................................................19 模拟输入..................................................................................19 修订历史 2012年1月—修订版A至修订版B 更改模拟输入范围部分.............................................................19 2010年7月—修订版0至修订版A 更改表1...........................................................................................1 2010年7月—修订版0：初始版 Rev. B | Page 2 of 32

AD7607 概述 AD76071是一款14位同步采样模数数据采集系统(DAS)，该 采样。输入箝位保护电路可以耐受最高达±16.5 V的电压。 器件内置模拟输入箝位保护、二阶抗混叠滤波器、跟踪保 无论以何种采样频率工作，AD7607的模拟输入阻抗均为 持放大器、14位电荷再分配逐次逼近型模数转换器(ADC)、 1 MΩ。它采用单电源工作方式，具有片内滤波和高输入阻 灵活的数字滤波器、2.5 V基准电压源、基准电压缓冲以及 抗，因此无需驱动运算放大器和外部双极性电源。AD7607 高速串行和并行接口。 抗混叠滤波器的3 dB截止频率为22 kHz；当采样速率为 200 kSPS时，它具有40 dB抗混叠抑制特性。灵活的数字滤波 AD7607采用5 V单电源供电，可以处理±10 V和±5 V全双极 器采用引脚驱动，可以简化外部滤波。 性输入信号，同时所有通道均能以高达200 kSPS的吞吐速率 1 专利正在申请中。 Rev. B | Page 3 of 32

AD7607 技术规格 除非另有说明，V = 2.5 V外部/内部基准电压，AV = 4.75 V至5.25 V，V = 2.3 V至5.25 V，f = 200 kSPS，T = T REF CC DRIVE SAMPLE A MIN 至T 。1 MAX 表2. 参数 测试条件/注释 最小 值 典型 值 最大 值 单位 动态性能 f = 1 kHz正弦波，除非另有说明 IN 信纳比(SINAD)2, 3 无过采样；±10 V范围 84 84.5 dB 无过采样；±5 V范围 83.5 84.5 dB 信噪比(SNR)2 4倍过采样，f = 130 Hz 85.5 dB IN 无过采样 84.5 dB 总谐波失真(THD)2 −107 −95 dB 峰值谐波或杂散噪声(SFDR)2 −108 dB 交调失真(IMD)2 fa = 1 kHz, fb = 1.1 kHz 二阶项 −110 dB 三阶项 −106 dB 通道间隔离2 未选中通道的f 高达160 kHz −95 dB IN 模拟输入滤波器 全功率带宽 −3 dB, ±10 V范围 23 kHz −3 dB, ±5 V范围 15 kHz −0.1 dB, ±10 V范围 10 kHz −0.1 dB, ±5 V范围 5 kHz 群延迟时 间 ±10 V范围 11 µs ±5 V范围 15 µs 直流精度 分辨率 无失码 14 位 微分非线性2 ±0.25 ±0.95 LSB4 积分非线性2 ±0.25 ±0.5 LSB 正/负满量程误差2, 5 外部基准电压源 ±2 ±9 LSB 内部基准电压源 ±2 LSB 正满量程误差漂移2 外部基准电压源 ±2 ppm/°C 内部基准电压源 ±7 ppm/°C 负满量程误差漂移 外部基准电压源 ±4 ppm/°C 内部基准电压源 ±8 ppm/°C 正/负满量程误差匹配2 ±10 V范围 2 8 LSB ±5 V范围 4 10 LSB 双极性零代码误差2, 6 ±10 V范围 ±0.5 ±2 LSB ±5 V范围 ±1 ±3.5 LSB 双极性零代码误差漂移2 ±10 V范围 10 µV/°C ±5 V范围 5 µV/°C 双极性零代码误差匹配 ±10 V范围 1 2.5 LSB ±5 V范围 3 6 LSB 总不可调整误差(TUE) ±10 V范围 ±0.5 LSB ±5 V范围 ±1 LSB 模拟输入 输入电压范围 RANGE = 1 ±10 V RANGE = 0 ±5 V 输入电流 +10 V 5.4 µA +5 V 2.5 µA 输入电容7 5 pF 输入阻抗 见“模拟输入”部分 1 MΩ Rev. B | Page 4 of 32

AD7607 参数 测试条件/注释 最小值 典型值 最大值 单位 基准电压输入/输出 基准输入电压范围 2.475 2.5 2.525 V 直流漏电流 ±1 µA 输入电容7 REF SELECT = 1 7.5 pF 基准输出电压 REFIN/REFOUT 2.49/ V 2.505 基准电压源温度系数 ±10 ppm/°C 逻辑输入 输入高电压(V ) 0.9 × V V INH DRIVE 输入低电压(V ) 0.1 × V V INL DRIVE 输入电流(I ) ±2 µA IN 输入电容(C )7 5 pF IN 逻辑输出 输出高电压(V ) I = 100 µA V − 0.2 V OH SOURCE DRIVE 输出低电压(V ) I = 100 µA 0.2 V OL SINK 浮空态泄漏电流 ±1 ±20 µA 浮空态输出电容7 5 pF 输出编码 二进制补码 转换速率 转换时间 包括所有八个通道；见表3 4 µs 采样保持器采集时间 1 µs 吞吐速率 包括所有8个通道 200 kSPS 电源要求 AV 4.75 5.25 V CC V 2.3 5.25 V DRIVE I 数字输入 = 0 V或V TOTAL DRIVE 正常模式(静态) 16 22 mA 正常模式(工作状态)8 20 27 mA 待机模式 5 8 mA 关断模式 2 6 µA 功耗8 正常模式(静态) 80 115.5 mW 正常模式(工作状态) 100 142 mW 待机模式 25 42 mW 关断模式 10 31.5 µW 1 B级温度范围为−40°C至+85°C。 2 参见术语部分。 3 此特性适用于转换期间或转换之后读取时。如果在并行模式下的转换期间读取且V = 5 V，则SNR典型值降低1.5 dB，THD典型值降低3 dB。 DRIVE 4 LSB表示最低有效位。±5 V输入范围时，1 LSB = 610.35 μV。±10 V输入范围时，1 LSB = 1.22 mV。 5 此特性包括全温度范围变化和内部基准电压缓冲的贡献，但不包括外部基准电压源的误差贡献。 6 双极性零代码误差相对于模拟输入电压而计算。 7 样片在初次发布期间均经过测试，以确保符合标准要求。 8 工作功耗/电流数值包括以过采样模式运行时的贡献。 Rev. B | Page 5 of 32

AD7607 时序规格 除非另有说明，AV = 4.75 V至5.25 V，V = 2.3 V至5.25 V，V = 2.5V外部/内部基准电压，T = T 至T 。1 CC DRIVE REF A MIN MAX 表3. 在T 、T 的限值 MIN MAX 参数 最小 值 典型值 最大值 单位 说明 并行/串行/字节模式 t 1/吞吐速率 CYCLE 5 µs 并行模式，转换期间或之后读取；或者串行模式(V =3.3 V至5.25 V)， DRIVE 利用D A和D B线路在转换期间读取 OUT OUT 5 µs 串行模式，转换期间读取；V = 2.7 V DRIVE 9.1 µs 串行模式，转换之后读取；V = 2.3 V，D A和D B线路 DRIVE OUT OUT t 转换时间 CONV 3.45 4 4.15 µs 过采样关闭 7.87 9.1 µs 2倍过采样 16.05 18.8 µs 4倍过采样 33 39 µs 8倍过采样 66 78 µs 1倍过采样 133 158 µs 32倍过采样 257 315 µs 64倍过采样 tWAKE-UP STANDBY 100 µs STBY 上升沿到CONVST x上升沿；从待机模式上电的时间 t WAKE-UP SHUTDOWN 内部基准电压源 30 ms STBY 上升沿到CONVST x上升沿；从关断模式上电的时间 外部基准电压源 13 ms STBY 上升沿到CONVST x上升沿；从关断模式上电的时间 t 50 ns RESET高电平脉冲宽度 RESET t 20 ns BUSY到OS x引脚建立时间 OS_SETUP t 20 ns BUSY到OS x引脚保持时间 OS_HOLD t 40 ns CONVST x高电平到BUSY高电平 1 t 25 ns 最短CONVST x低电平脉冲 2 t 25 ns 最短CONVST x高电平脉冲 3 t 0 ns BUSY下降沿到CS下降沿建立时间 4 t 2 0.5 ms CONVST A/CONVST B上升沿之间最大容许延迟时间 5 t 25 ns 最后CS上升沿与BUSY下降沿之间的最长时间 6 t 25 ns RESET低电平到CONVST x高电平之间的最短延迟时间 7 并行/字节读取操 作 t8 0 ns CS 至RD建立时间 t9 0 ns CS 至RD保持时间 t10 RD 低电平脉冲宽度 16 ns V 高于4.75 V DRIVE 21 ns V 高于3.3 V DRIVE 25 ns V 高于2.7 V DRIVE 32 ns V 高于2.3 V DRIVE t11 15 ns RD 高电平脉冲宽度 t12 22 ns CS 高电平脉冲宽度(见图5)；CS与RD相连 Rev. B | Page 6 of 32

AD7607 在T 、T 的限值 MIN MAX 参数 最小 值 典型值 最大值 单位 说明 t 从CS直到D B[1 5:0]三态禁用的延迟时间 13 16 ns V 高于4.75 V DRIVE 20 ns V 高于3.3 V DRIVE 25 ns V 高于2.7 V DRIVE 30 ns V 高于2.3 V DRIVE t 3 RD下降沿后的数据访问时 间 14 16 ns V 高于4.75 V DRIVE 21 ns V 高于3.3 V DRIVE 25 ns V 高于2.7 V DRIVE 32 ns V 高于2.3 V DRIVE t 6 ns RD下降沿后的数据保持 时间 15 t16 6 ns CS 到DB[15:0]保持时间 t 22 ns 从CS上升沿 到 DB[15:0]三态 使能的延迟时间 17 串行读 取操作 f 串行读取时钟频率 SCLK 23.5 MHz V 高于4.75 V DRIVE 17 MHz V 高于3.3 V DRIVE 14.5 MHz V 高于2.7 V DRIVE 11.5 MHz V 高于2.3 V DRIVE t 从CS直到D A/D B三态禁用的延迟时间/ 18 OUT OUT 从CS直到MSB有效的延迟时间 15 ns V 高于4.75 V DRIVE 20 ns V 高于3.3 V DRIVE 30 ns V = 2.3 V至2.7 V DRIVE t 3 SCLK上升沿之后的数据访问时间 19 17 ns V 高于4.75 V DRIVE 23 ns V 高于3.3 V DRIVE 27 ns V 高于2.7 V DRIVE 34 ns V 高于2.3 V DRIVE t 0.4 t ns SCLK低电平脉宽 20 SCLK t 0.4 t ns SCLK高电平脉宽 21 SCLK t 7 SCLK上升沿到D A/D B有效的保持时间 22 OUT OUT t23 22 ns CS 上升沿到DOUTA/DOUTB三态使能 FRSTDATA操作 t 从CS下降沿直到FRSTDATA三态禁用的延迟时间 24 15 ns V 高于4.75 V DRIVE 20 ns V 高于3.3 V DRIVE 25 ns V 高于2.7 V DRIVE 30 ns V 高于2.3 V DRIVE t25 ns 从CS下降沿直到FRSTDATA高电平的延迟时间，串行模式 15 ns V 高于4.75 V DRIVE 20 ns V 高于3.3 V DRIVE 25 ns V 高于2.7 V DRIVE 30 ns V 高于2.3 V DRIVE t 从RD下降沿到FRSTDATA高电平的延迟时间 26 16 ns V 高于4.75 V DRIVE 20 ns V 高于3.3 V DRIVE 25 ns V 高于2.7 V DRIVE 30 ns V 高于2.3 V DRIVE Rev. B | Page 7 of 32

AD7607 在T 、T 的限值 MIN MAX 参数 最小 值 典型值 最大值 单位 说明 t 从RD下降沿到FRSTDATA低电平的延迟时间 27 19 ns V = 3.3 V至5.25 V DRIVE 24 ns V = 2.3 V至2.7 V DRIVE t 从第16个SCLK下降沿到FRSTDATA低电平的延迟时间 28 17 ns V = 3.3 V至5.25 V DRIVE 22 ns V = 2.3 V至2.7 V DRIVE t 24 ns 从CS上升沿 直 到FRSTDATA三态使能的延迟时间 29 1 样片在初次发布期间均经过测试，以确保符合标准要求。所有输入信号均指定t = t = 5 ns(10％到90％的V )并从1.6V电平起开始计时。 R F DRIVE 2 CONVST x信号之间的延迟用确保通道集之间的性能匹配小于3 LSB时的最大容许时间来衡量。 3 对于这些测量，数据输出引脚上使用了缓冲，它相当于输出引脚上有20 pF的负载。 时序图 t5 CONVST A, CONVST B tCYCLE t2 CONVST A, CONVST B t3 tCONV t1 BUSY t4 CS t7 RESET tRESET 08096-002 图2. CONVST时序—转换之后读取 t5 CONVST A, CONVST B tCYCLE t2 CONVST A, CONVST B t3 tCONV t1 BUSY t6 CS t7 RESET tRESET 08096-003 图3. CONVST时序—转换期间读取 CS t8 t10 t11 t9 RD t16 t13 t14 t15 t17 DATA: DB[15:0] INVALID V1 V2 V3 V4 V7 V8 FRSTDATA t24 t26 t27 t29 08096-004 图4. 并行模式，独立的CS和RD脉冲 Rev. B | Page 8 of 32

AD7607 t12 CS AND RD t13 t16 t17 DATA: V1 V2 V3 V4 V5 V6 V7 V8 DB[15:0] FRSTDATA 08096-005 图5. CS和RD相连的并行模式 CS SCLK t21 t20 t18 t19 t22 t23 DOUTA, DB13 DB12 DB11 DB1 DB0 DOUTB t25 t28 t29 FRSTDATA 08096-006 图6. 串行读取操作(通道1) CS t8 t9 t10 t11 RD t16 t13 t14 t15 t17 DATA: DB[7:0] INVALID BYHTIGEH V1 BYLTOEW V1 BYHTIGEH V8 BYLTOEW V8 FRSTDATAt24 t26 t27 t29 08096-007 图7. 字节模式读取操作 Rev. B | Page 9 of 32

AD7607 绝对最大额定值 除非另有说明，T = 25°C。 A 热阻 表4. 参数 额定值 θ 针对最差条件，即焊接在电路板上的器件为表贴封装。 JA AV 至 AGND −0.3 V至+7 V 这些技术规格适用于4层电路板。 CC V 至 AGND −0.3 V至AV + 0.3 V DRIVE CC 模拟输入电压至AGND1 ±16.5 V 表5. 热阻 数字输入电压至AGND −0.3 V至V + 0.3 V DRIVE 封装类型 θ θ 单位 数字输出电压至AGND −0.3 V至V + 0.3 V JA JC DRIVE 64引脚 L QFP 45 11 °C/W REFIN至AGND −0.3 V至AV + 0.3 V CC 输入电流至除电源外的任何引脚1 ±10 mA 工作温度范围 ESD警告 B级 −40°C至+85°C 存储温度范围 −65°C至+150°C ESD(静电放电)敏感器件。 结温 150°C 带电器件和电路板可能会在没有察觉的情况下放电。尽 铅锡焊接温度 管本产品具有专利或专有保护电路，但在遇到高能量 回流焊(10秒至30秒) 240 (+ 0)°C ESD时，器件可能会损坏。因此，应当采取适当的ESD 无铅回流焊温度 260 (+ 0)°C 防范措施，以避免器件性能下降或功能丧失。 ESD(除模拟输入外的所有引脚) 2 kV ESD(仅模拟输入引脚) 7 kV 1 100 mA以下的瞬态电流不会造成SCR闩锁。 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 Rev. B | Page 10 of 32

AD8331/AD8332/AD8334 引脚配置和功能描述 D D D D D D D D N N N N N N N N G G G G G G G G 8 8 7 7 6 6 5 5 4 4 3 3 2 2 1 1 V V V V V V V V V V V V V V V V 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVCC 1 48 AVCC ANALOG INPUT AGND 2 PIN 1 47 AGND DECOUPLING CAP PIN OS 0 3 46 REFGND POWER SUPPLY OS 1 4 45 REFCAPB GROUND PIN OS 2 5 44 REFCAPA DATA OUTPUT PAR/SER/BYTE SEL 6 AD7607 43 REFGND DIGITAL OUTPUT STBY 7 TOP VIEW 42 REFIN/REFOUT DIGITAL INPUT RANGE 8 (Not to Scale) 41 AGND CONVST A 9 40 AGND REFERENCE INPUT/OUTPUT CONVST B 10 39 REGCAP RESET 11 38 AVCC RD/SCLK 12 37 AVCC CS 13 36 REGCAP BUSY 14 35 AGND FRSTDATA 15 34 REF SELECT DB0 16 33 DB15/BYTE SEL 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 1 2 3 4 5 6 EA B D 9 0 1 2 3 N DB DB DB DB DB DB VDRIVDB7/DOUTDB8/DOUT AGN DB DB1 DB1 DB1 DB1 DB14/HBE 08096-008 图8. 引脚配置 表6. 引脚功能描述 引脚编号 类型1 引脚名称 说明 1, 37, 38, 48 P AV 模拟电源电压，4.75 V至5.25 V。这是内部前端放大器和ADC内核的电源电压。应将这些电源 CC 引脚去耦至AGND。 2, 26, 35, 40, P AGND 模拟地。这些引脚是AD7607上所有模拟电路的接地基准点。所有模拟输入信号和外部基准 41, 47 信号都应参考这些引脚。所有6个AGND引脚都应连到系统的AGND平面。 5, 4, 3 DI OS[2:0] 过采样模式引脚。逻辑输入。这些输入用来选择过采样率。OS 2为MSB控制位，OS 0则为LSB 控制位。关于过采样工作模式的更多信息，见“数字滤波器”部分；关于过采样位解码，见 表9。 6 DI PAR/SER/ 并行/串行/字节接口选择输入。逻辑输入。如果此引脚与逻辑低电平相连，则选择并行接 BYTE SEL 口。如果此引脚与逻辑高电平相连，则选择串行接口。如果此引脚为逻辑高电平且 DB15/BYTE SEL为逻辑高电平(见表8)，则选择并行字节接口模式。 串行模式下，RD/SCLK引脚用作串行时钟输入。DB7/D A引脚和DB8/D B引脚用作串行数 OUT OUT 据输出。当选择串行接口时，应将引脚DB[15:9]和DB[6:0]接地。 字节模式下，DB15与PAR/SER/BYTE SEL一同用来选择并行字节工作模式(见表8)。DB14用作 HBEN引脚。DB[7:0]通过2个RD操作传输16位转换结果，DB0为数据传输的LSB。 7 DI STBY 待机模式输入。此引脚用来让AD7607进入两种省电模式之一：待机模式或关断模式。进入 何种省电模式，取决于RANGE引脚的状态，如表7所示。待机模式下，除片内基准电压、 稳压器和稳压器缓冲外的所有其它电路均关断。关断模式下，所有电路均关断。 8 DI RANGE 模拟输入范围选择。逻辑输入。此引脚的极性决定模拟输入通道的输入范围。如果此引脚 与逻辑高电平相连，则所有通道的模拟输入范围为±10 V。如果此引脚与逻辑低电平相连， 则所有通道的模拟输入范围为±5 V。此引脚的逻辑状态改变会立即影响模拟输入范围。转换 期间建议不要更改此引脚的逻辑状态。详细信息请参见“模拟输入”部分。 Rev. B | Page 11 of 32

AD7607 引脚编号 类型1 引脚名称 说明 9, 10 DI CONVST A, 转换开始输入A和转换开始输入B。逻辑输入。这些逻辑输入用来启动模拟输入通道转换。 CONVST B 要对所有8个输入通道同时采样，可以将CONVST A和CONVST B短路连在一起，并施加一 个转换开始信号。 或者，可以利用CONVST A启动对V1、V2、V3和V4的同时采样，并利用CONVST B启动对 其它模拟输入(V5、V6、V7和V8)的同时采样。这只有在过采样未开启时才可行。 当CONVST A或CONVST B引脚从低电平变为高电平时，相应模拟输入的前端采样保持电 路被设置为保持。 11 DI RESET 复位输入。当设置为逻辑高电平时，RESET上升沿复位AD7607。器件应该在上电后收到 一个RESET脉冲。RESET高脉冲宽度典型值为50 ns。如果在转换期间施加RESET脉冲，转换 将中断。如果在读取期间施加RESET脉冲，输出寄存器的内容将复位至全0。 12 DI RD/SCLK 选择并行接口时为并行数据读取控制输入(RD)/选择串行接口时为串行时钟输入(SCLK)。 在并行模式下，如果CS和RD均处于逻辑低电平，则会启用输出总线。在串行模式下，此 引脚用作数据传输的串行时钟输入。CS下降沿使数据输出线路D A和D B脱离三态， OUT OUT 并逐个输出转换结果的MSB。SCLK上升沿将随后的所有数据位逐个送至串行数据输出 D A和D B。更多信息请参见“转换控制”部分。 OUT OUT 13 DI CS 片选。此低电平有效逻辑输入使能数据帧传输。在并行模式下，如果CS和RD均处于逻辑 低电平，则会使能输出总线DB[15:0]，使转换结果输出在并行数据总线上。在串行模式 下，利用CS使能串行数据帧传输，并逐个输出串行输出数据的最高有效位(MSB)。 14 DO BUSY 输出繁忙。CONVST A和CONVST B均达到上升沿之后，此引脚变为逻辑高电平，表示转换 过程已开始。BUSY输出保持高电平，直到所有通道的转换过程完成为止。BUSY下降沿 表示转换数据正被锁存至输出数据寄存器，经过时间t之后便可供读取。在BUSY为高电 4 平时执行的数据读取操作应当在BUSY下降沿之前完成。当BUSY信号为高电平时， CONVST A或CONVST B的上升沿不起作用。 15 DO FRSTDATA 数字输出。FRSTDATA输出信号指示何时在并行、并行字节或串行接口上回读第一通道V1。 当CS输入为高电平时，FRSTDATA输出引脚处于三态。CS下降沿使FRSTDATA脱离三态。 在并行模式下，与V1结果相对应的RD下降沿随后将FRSTDATA引脚设为高电平，表示输 出数据总线可以提供V1的结果。在RD的下一个下降沿之后，FRSTDATA输出恢复逻辑低 电平。在串行模式下，FRSTDATA在CS下降沿变为高电平，因为此时将在D A上输出V1 OUT 的MSB。在CS下降沿之后的第14个SCLK下降沿，它恢复低电平。详情见转换控制部分。 22至16 DO DB[6:0] 并行输出数据位DB6至DB0。当PAR/SER/BYTE SEL = 0时，这些引脚充当三态并行数字输入 /输出引脚。当CS和RD均处于低电平时，这些引脚用来输出转换结果的DB6至DB0。当 PAR/SER/BYTE SEL = 1时，这些引脚应与DGND相连。当工作在并行字节接口模式时，DB[7:0] 通过2个RD操作输出14位转换结果。DB7为MSB，DB0为LSB。 23 P V 逻辑电源输入。此引脚的电源电压(2.3 V至5.25 V)决定逻辑接口的工作电压。此引脚的标 DRIVE 称电源与主机接口(即DSP和FPGA)电源相同。 24 DO DB7/D A 并行输出数据位7 (DB7)/串行接口数据输出引脚(D A)。当PAR/SER/BYTE SEL = 0时，此引 OUT OUT 脚充当三态并行数字输入/输出引脚。当CS和RD均处于低电平时，此引脚用来输出转换 结果的DB7。当PAR/SER/BYTE SEL = 1时，此引脚用作D A，并输出串行转换数据(详情见 OUT “转换控制”部分)。当工作在并行字节模式时，DB7为该字节的MSB。 25 DO DB8/DOUTB 并行输出数据位8 (DB8)/串行接口数据输出引脚(D B)。当PAR/SER/BYTE SEL = 0时，此引 OUT 脚充当三态并行数字输入/输出引脚。当CS和RD均处于低电平时，此引脚用来输出转换 结果的DB8。当PAR/SER/BYTE SEL = 1时，此引脚用作D B，并输出串行转换数据(详情见 OUT “转换控制”部分)。 31至27 DO DB[13:9] 并行输出数据位DB13至DB9。当PAR/SER/BYTE SEL = 0时，这些引脚充当三态并行数字输入/ 输出引脚。当CS和RD均处于低电平时，这些引脚用来输出转换结果的DB13至DB9。当 PAR/SER/BYTE SEL = 1时，这些引脚应与DGND相连。 Rev. B | Page 12 of 32

AD7607 引脚编号 类型1 引脚名称 说明 32 DO/DI DB14/HBEN 并行输出数据位14 (DB14)/高字节使能(HBEN)。当PAR/SER/BYTE SEL = 0时，此引脚充 当三态并行数字输出引脚。当CS和RD均处于低电平时，此引脚用来输出转换结果的 DB14，它是MSB (DB13)的符号扩展位。当PAR/SER/BYTE SEL = 1且DB15/BYTE SEL = 1时， AD7607工作在并行字节接口模式，HBEN引脚用来选择是首先输出转换结果的高字 节(MSB)还是低字节(LSB)。HBEN = 1时，首先输出MSB字节，然后输出LSB字节。 HBEN = 0时，首先输出LSB字节，然后输出MSB字节。 33 DO/DI DB15/ 并行输出数据位15 (DB15)/并行字节模式选择(BYTE SEL)。当PAR/SER/BYTE SEL = 0时， BYTE SEL 此引脚充当三态并行数字输出引脚。当CS和RD均处于低电平时，此引脚用来输出 DB15，它是转换结果的MSB (DB13)的符号扩展位。当PAR/SER/BYTE SEL = 1时，BYTE SEL引脚用来在串行接口模式与并行字节接口模式之间做出选择(见表8)。当PAR/SER/ BYTE SEL = 1且DB15/BYTE SEL = 0时，AD7607工作在串行接口模式。当PAR/SER/BYTE SEL = 1且DB15/BYTE SEL = 1时，AD7607工作在并行字节接口模式。 34 DI REF SELECT 内部/外部基准电压选择输入。逻辑输入。如果此引脚设为逻辑高电平，则选择并使 能内部基准电压模式。如果此引脚设为逻辑低电平，则内部基准电压禁用，必须将 外部基准电压施加到REFIN/REFOUT引脚。 36, 39 P REGCAP 内部稳压器电压输出的去耦电容引脚。应分别将这些输出引脚通过一个1 μF电容去耦 至AGND。这些引脚上的电压在2.5 V至2.7 V范围内。 42 REF REFIN/ 基准电压输入(REFIN)/基准电压输出(REFOUT)。如果REF SELECT引脚设置为逻辑高电 REFOUT 平，此引脚将提供2.5 V片内基准电压供外部使用。或者，可将REF SELECT引脚设置为 逻辑低电平以禁用内部基准电压，并将2.5 V外部基准电压施加到此输入端(见“内部/ 外部基准电压”部分)。无论使用内部还是外部基准电压，都需要对此引脚去耦。应 在此引脚与REFGND引脚附近的地之间连接一个10 μF电容。 43, 46 REF REFGND 基准电压接地引脚。这些引脚应连接到AGND。 44, 45 REF REFCAPA, 基准电压缓冲输出强制/检测引脚。必须将这些引脚连在一起，并通过低ESR 10 μF陶 REFCAPB 瓷电容去耦至AGND。 49, 51, 53, AI V1至V8 模拟输入。这些引脚是单端模拟输入。这些通道的模拟输入范围由RANGE引脚决定。 55, 57, 59, 61, 63 50, 52, 54, AI GND V1GND至 模拟输入接地引脚。这些引脚与模拟输入引脚V1至V8相对应。所有模拟输入AGND 56, 58, 60, V8GND 引脚都应连到系统的AGND平面。 62, 64 1 P表示电源，DI表示数字输入，DO表示数字输出，REF表示基准电压输入/输出，AI表示模拟输入，GND表示地。 Rev. B | Page 13 of 32

AD7607 典型工作特性 0 0.5 AVCC = VDRIVE = 5V AVCC = VDRIVE = 5V INTERNAL REFERENCE 0.4 INTERNAL REFERENCE –20 fSAMPLE = 200kSPS fSAMPLE = 200kSPS TA = 25°C 0.3 TA = 25°C –40 ±10V RANGE ±10V RANGE SNR: 85.07dB THD: –107.33dB 0.2 –60 16,384 POINT FFT B) fIN = 1kHz B) 0.1 SNR (d–1–0800 DNL (LS–0.10 –0.2 –120 –0.3 –140 –0.4 –1600 10 20 3I0NPUT4 0FREQ5U0ENC6Y0 (kHz7)0 80 90 100 08096-018 –0.50 2000 4000 6000 8C0O0D0E10,000 12,000 14,000 16,000 08096-020 图9. FFT曲线图，±10 V范围 图12. 典型DNL，±10 V范围 0.5 0 AVCC = VDRIVE = 5V 0.4 AINVTCECR =N AVDLR RIVEEF =E R5VENCE –20 fTINSAAT =ME PR2L5NE°A C=L 2 R0E0kFSEPRSENCE 0.3 ±fTS5AAV =M R P2AL5EN° C=G E200kSPS –40 ±5V RANGE SNR: 84.82dB 0.2 THD: –107.51dB B) –60 1fI6N, 3=8 14k PHOzINT FFT SB) 0.1 NR (d –80 NL (L 0 S I–0.1 –100 –0.2 –120 –0.3 –140 –0.4 –0.5 –1600 10 20图1300I.N FPFUT4T0曲 FE线Q5U图0EN，CY6±0 5(k VHz范7)0围80 90 100 08096-017 0 2000 40图0013.6 0典00型I8CN0OL0D0，E±105, 0V00范1围2,000 14,000 16,00008096-010 0.5 0.5 AVCC = VDRIVE = 5V AVCC = VDRIVE = 5V 0.4 INTERNAL REFERENCE 0.4 INTERNAL REFERENCE fSAMPLE = 200kSPS fSAMPLE = 200kSPS 0.3 TA = 25°C 0.3 TA = 25°C ±5V RANGE ±10V RANGE 0.2 0.2 NL (LSB) 0.01 DNL (LSB)–00..101 I–0.1 –0.2 –0.2 –0.3 –0.3 –0.4 –0.4 –0.50 2000 4000 6000 8C0O0D0E10,000 12,000 14,000 16,000 08096-019 –0.50 2000 4000 6000 8C0O0D0E10,000 12,000 14,000 16,000 08096-009 图11. 典型INL，±10 V范围 图14. 典型DNL，±5 V范围 Rev. B | Page 14 of 32

AD7607 5.00 10 3.75 8 2.50 ±10V RANGE S) B) %F 6 ERROR (LS 1.250 ±5V RANGE S ERROR ( 4 NFS ––12..2550 PFS/NF 2 AFTSAVA C=MC 2P, 5LV°EDC =R I2V0E0 = k 5SVPS 0 EXTERNAL REFERENCE –3.75 200kSPS SOURCE RESISTANCE IS MATCHED ON AVCC, VDRIVE = 5V THE VxGND INPUT EXTERNAL REFERENCE ±10V AND ±5V RANGE –5.00 –2 –40 –25 –10 T5EMPER20ATURE3 5(°C) 50 65 80 08096-115 0 20k S4O0UkRCE RE6S0kISTANCE80 (kΩ) 100k 120k 08096-118 图15. NFS误差与温度的关系 图18. PFS和NFS误差与信号源电阻的关系 5.00 86 3.75 85 2.50 B) 84 S 1.25 ROR (L 0 R (dB) 83 R ±5V RANGE N E S S –1.25 PF ±10V RANGE 82 –2.50 AINVTCECR =N AVDLR RIVEEF =E R5VENCE 81 fSAMPLE = 200kSPS –3.75 200kSPS TA = 25°C AVCC, VDRIVE = 5V ±5V RANGE EXTERNAL REFERENCE ALL 8 CHANNELS –5.00–40 –25 –10 T5EMPER20ATURE3 5(°C) 50 65 80 08096-116 8010 100 INPUT FREQ1kUENCY (Hz) 10k 100k 08096-022 图16. PFS误差与温度的关系 图19. 信噪比与输入频率的关系，±5 V范围 2.5 86 2.0 B) PFS ERROR 85 LS 1.5 G ( N 1.0 CHI NFS ERROR 84 MAT 0.5 dB) ANNEL –0.50 SNR ( 83 CH 82 S –1.0 AVCC = VDRIVE = 5V PF INTERNAL REFERENCE NFS/ –1.5 10V RANGE 81 fTSAA =M P2L5E° C= 200kSPS –2.0 AEXVTCEC,R VNDARLIV RE E=F 5EVRENCE ±A1L0LV 8 R CAHNAGNENELS –2.5 80 –40 –25 –10 T5EMPER20ATURE3 5(°C) 50 65 80 08096-117 10 100 INPUT FREQ1kUENCY (Hz) 10k 100k 08096-023 图17. PFS和NFS误差匹配与温度的关系 图20. 信噪比与输入频率的关系，±10 V范围 Rev. B | Page 15 of 32

AD7607 0.25 –40 ±5V RANGE 0.20 AVCC, VDRIVE = +5V LSB) 0.15 –50 fRSSAOMUPRLCEE = M 2A00TkCSHPESD ON Vx AND VxGND INPUTS R ( –60 O 0.10 R ER 0.05 –70 E B) D d CO 0 D ( –80 RO –0.05 5V RANGE TH 105kΩ ZE –90 48.7kΩ R –0.10 23.7kΩ LA 10V RANGE –100 10kΩ BIPO–0.15 200kSPS –110 511k.020ΩkΩΩ –0.20 AVCC, VDRIVE = 5V 51Ω EXTERNAL REFERENCE 0Ω –0.25 –120 –40 –25 –10 T5EMPER20ATURE3 5(°C) 50 65 80 08096-119 1k INPUT FRE1Q0kUENCY (Hz) 100k 08096-122 图21. 双极性零代码误差与温度的关系 图24. 各种源阻抗下THD与输入频率的关系，±5 V范围 1.00 2.5010 B) S L CHING ( 00..7550 5V RANGE 2.5005 AVCC = 5V AVCC = 5.25V AT V) R M 0.25 GE (2.5000 RO 10V RANGE TA ER 0 OL2.4995 DE T V AVCC = 4.75V CO–0.25 OU O EF2.4990 R R E–0.50 Z R LA–0.75 200kSPS 2.4985 PO AVCC, VDRIVE = 5V BI EXTERNAL REFERENCE –1.00–40 –25 –10 T5EMPER20ATURE3 5(°C) 50 65 80 08096-120 2.4980–40 –25 –10 T5EMPER20ATURE3 5(°C) 50 65 80 08096-125 图22. 双极性零代码误差匹配与温度的关系 图25. 不同电源电压下基准输出电压与温度的关系 –40 8 ±10V RANGE AVCC, VDRIVE = 5V –50 AfSVACMCP,L VED =R I2V0E0 =kS +P5SV 6 fSAMPLE = 200kSPS RSOURCE MATCHED ON Vx AND VxGND INPUTS 4 –60 µA) 2 –70 T ( THD (dB) ––8900 14085.7kkΩΩ UT CURREN –20 P –4 23.7kΩ N –100 10kΩ I 5kΩ –6 1.2kΩ –110 15010ΩΩ –8 ++2855°°CC 0Ω –40°C –120 –10 1k INPUT FRE1Q0kUENCY (Hz) 100k 08096-121 –10 –8 –6 –4 INP–U2T VO0LTAG2E (V) 4 6 8 10 08096-126 图23. 各种源阻抗下THD与输入频率的关系，±10 V范围 图26. 不同温度下模拟输入电流与输入电压的关系 Rev. B | Page 16 of 32

AD7607 22 –50 AVCC, VDRIVE = 5V 20 dB) –60 IANDT7E6R0N7 ARLE CROEFMEMREENNDCEED DECOUPLING USED URRENT (mA) 1186 EL ISOLATION ( –––789000 IfTNSAAT =ME PR2L5FE°E C=R E15R0 kOSNP ASLL UNSELECTED CHANNELS C N ±10V RANGE PPLY 14 CHAN –100 ±5V RANGE SUAVCC 12 AVCC, VDRIVE = 5V NNEL-TO- ––111200 10 ITNAT =E R25N°ACL REFERENCE CHA –130 fSAMPLE VARIES WITH OS RATE 8 –140 NO OS OS2 OOSV4ERSAMOPSL8ING RAOTSIO16 OS32 OS64 08096-127 0 20 40 NOIS60E FREQ80UENCY10 (0kHz)120 140 160 08096-129 图27. 电源电流与过采样倍率的关系 图29. 通道间隔离 140 dB) 130 O ( ATI 120 R ±10V RANGE N O 110 TI C ±5V RANGE E J 100 E R Y PL 90 P U R S 80 AVCC, VDRIVE = 5V E INTERNAL REFERENCE W PO 70 fASDA7M6P0L7E R=E 2C0O0kMSMPESNDED DECOUPLING USED TA = 25°C 60 0 100 200 3A0V0CC 4N0O0ISE50 F0RE6Q0U0EN7C00Y (k8H0z0) 900 1000 1100 08096-128 图28. 电源抑制比(PSRR) Rev. B | Page 17 of 32

AD7607 术语 积分非线性 总谐波失真(THD) ADC传递函数与一条通过ADC传递函数端点的直线的最大 所有谐波均方根和与基波均方根之比。对于AD7607，其定 偏差。传递函数的两个端点，起点在低于第一个码转换的 义为 1/2 LSB处的零电平，终点在高于最后一个码转换的1/2 LSB THD (dB) = 处的满量程。 V2+V2+V2+V2+V 2+V2+V2+V2 20log 2 3 4 5 6 7 8 9 V 差分非线性 1 其中： ADC中任意两个相邻码之间所测得变化值与理想的1 LSB变 V是基波幅度的均方根值。 化值之间的差异。 1 V至V是二次到九次谐波幅值的均方根值。 2 9 双极性零代码误差 峰值谐波或杂散噪声 半量程转换(全1到全0)与理想值，即0 V − ½ LSB的偏差。 在ADC输出频谱(最高达f/2，直流信号除外)中，下一个最 S 双极性零代码误差匹配 大分量的均方根值与基波均方根值的比。通常情况下，此 任何两个输入通道之间双极性零代码误差的绝对差。 参数值由频谱内的最大谐波决定，但对于谐波淹没于噪底 内的ADC，则由噪声峰值决定。 正满量程误差 校正双极性零代码误差之后，实际的最后一个码转换与理 交调失真(IMD) 想的最后一个码转换(10 V − 1½ LSB (9.998)和5 V − 1½ LSB 当输入由两个频率分别为fa和fb的正弦波组成时，任何非 (4.99908))的偏差。正满量程误差包括内部基准电压缓冲的 线性有源器件都会以和与差频mfa ± nfb(其中m, n = 0, 1, 2, 贡献。 3)的形式产生失真产物。交调失真项的m和n都不等于0。 例如，二阶项包括(fa + fb)和(fa − fb)，而三阶项包括(2fa + 正满量程误差匹配 fb)、(2fa − fb)、(fa + 2fb)和(fa − 2fb)。 任何两个输入通道之间正满量程误差的绝对差。 交调失真根据THD参数来计算，它是个别失真积的均方根 负满量程误差 和与基波和的幅值均方根的比值，用分贝(dB)表示。 校正双极性零代码误差之后，第一个码转换与理想的第一 个码转换(−10 V + ½ LSB (−9.9993)和−5 V + ½ LSB (−4.99969)) 电源抑制比(PSRR) 的偏差。负满量程误差包括内部基准电压缓冲的贡献。 电源变化会影响转换器的满量程转换，但不会影响其线性。 电源抑制是由于电源电压偏离标称值所引起的最大满量程 负满量程误差匹配 转换点变化。电源抑制比(PSRR)定义为满量程频率f下ADC 任何两个输入通道之间负满量程误差的绝对差。 输出功率与频率f下施加于ADC V 和V 电源的200 mV峰峰 S DD SS 值正弦波功率的比值： 信纳比(SINAD) 在ADC输出端测得的信号对噪声及失真比。这里的信号是 PSRR (dB) = 10log (Pf/Pf) S 基波幅值的均方根值。噪声为所有达到采样频率一半(fS/2， 其中： 直流信号除外)的非基波信号之和。 P是在频率f下ADC的输出功率。 f 在数字化过程中，这个比值的大小取决于量化级数，量化 Pf是在频率f下耦合到AV 电源的功率。 S S CC 级数越多，量化噪声就越小。 通道间隔离 对于一个正弦波输入的理想N-bit转换器，信纳比值理论值 通道间隔离衡量任意两个通道之间的串扰水平。通过向所 计算公式为： 有未选定的输入通道施加一个满量程、最高160 kHz正弦波 信纳比 = (6.02 N + 1.76) dB 信号，然后决定该信号在选定通道内随所施加的1 kHz正弦 因此，14位转换器的信纳比理论值为86.04dB。 波信号的衰减程度来测量(见图29)。 Rev. B | Page 18 of 32

AD7607 工作原理 模拟输入箝位保护 转换器详解 AD7607是一款采用高速、低功耗、电荷再分配逐次逼近型 图30显示了AD7607的模拟输入结构。每个AD7607模拟输 模数转换器(ADC)的数据采集系统，可以对8个模拟输入通 入均包含箝位保护电路。虽然采用5 V单电源供电，但此模 道进行同步采样。其模拟输入可以接受双极性输入信号。 拟输入箝位保护允许输入过压达到±16.5 V。 使用RANGE引脚可以选择±10 V或±5 V的输入范围。AD7607 RFB 采用5 V单电源供电。 1MΩ Vx CLAMP 该器件内置输入箝位保护、输入信号调整放大器、二阶抗 1MΩ VxGND CLAMP 混压叠缓滤冲波、器高、速采AD样C保、持数放字大滤器波、器片以内及基高准速电并压行源和、串基行准电接 RFB SOERCLPDOFENRD- 08096-032 口。AD7607的采样通过CONVST信号进行控制。 图30. 模拟输入电路 图31显示了箝位电路电压与电流的关系。当输入电压不超 模拟输入 模拟输入范围 过±16.5 V时，箝位电路中无电流。对于高于±16.5 V的输入 AD7607可处理双极性输入电压。RANGE引脚的逻辑电平 电压，AD7607箝位电路开启并将模拟输入箝位至±16.5 V。 决定所有模拟输入通道的模拟输入范围。如果此引脚与逻 辑高电平相连，则所有通道的模拟输入范围为±10 V。如果 此引脚与逻辑低电平相连，则所有通道的模拟输入范围为 30 ATAV C=C 2, 5V°DCRIVE = 5V ±5 V。此引脚的逻辑状态改变会立即影响模拟输入范围，但 A) 20 m 是，除正常采集时间要求外，还有典型值约为80 µs的建立时 T ( 10 N 间要求。建议根据系统信号所需的输入范围，通过硬连线 RRE 0 设置RANGE引脚。 CU P –10 M 在正常操作期间，所施加的模拟输入电压应保持在通过 CLA –20 RANGE引脚选择的模拟输入范围内。上电后必须施加 UT NP –30 RESET脉冲，以确保将模拟输入通道配置为所选范围。 I –40 在省电模式下，建议将模拟输入连到GND。依据输入箝位 –50 保期护保部持分活，动过状压态箝。位在保上护述推条荐件用以于外瞬对变模过拟压输条入件施，加不应应力长可 –20 –15 –10 SO–U5RCE V0OLTAGE5 (V) 10 15 20 08096-051 图31. 输入箝位保护特性 能降低AD7607的双极性零代码误差和THD性能。 模拟输入通道上应放置一个串联电阻，以将输入电压超过 模拟输入阻抗 ±16.5 V时的电流限制在±10 mA以下。如果模拟输入通道Vx AD7607的模拟输入阻抗为1 MΩ。这是固定输入阻抗，不随 上有一个串联电阻，则模拟输入GND通道VxGND上也需 AD7607采样频率而变化。高模拟输入阻抗可免除AD7607 要一个与之对应相等的电阻(见图32)。如果VxGND通道上 前端的驱动放大器，允许其与信号源或传感器直接相连。 没有对应的电阻，该通道将出现失调误差。 由于无需驱动放大器，因此可去掉信号链中的双极性电源 (它通常是系统中的噪声源)。 AD7607 RFB ANALOG R VINx 1MΩ INPUT CLAMP SIGNAL R C VxGND 1MΩ CLAMP RFB 08096-032 图32. 模拟输入端的输入电阻匹配 Rev. B | Page 19 of 32

AD7607 模拟输入抗混叠滤波器 BUSY下降沿表示所有8个通道的转换过程均已结束，此时 AD7607还提供了模拟抗混叠滤波器(二阶巴特沃兹滤波器)。 采样保持器返回采样模式，下一批转换的采集时间开始 图33和图34分别显示了模拟抗混叠滤波器的频率和相位响 计时。 应。在±5 V范围内，−3dB带宽典型值为15 kHz。在±10 V范 转换采用内部时钟，所有通道的转换时间为4 µs。在AD7607 围内，−3dB带宽典型值为23 kHz。 上，所有8个通道均完成转换后，BUSY信号恢复低电平， 表示转换过程结束。在BUSY下降沿时，采样保持放大器 5 返回采样模式。BUSY变为低电平后，可以通过并行、并 0 ±10V RANGE 行字节或串行接口从输出寄存器中读取新数据。或者，当 dB) –1–50 fTASAVA C=MC P2,L 5VE°D C=R I2V0E0 =kS 5PVS ±5V RANGE B期U间SY从为A高D7电60平7读时取，数可据以对读性取能前几一乎次没转有换影的响数，据可。以在实转现更换 ON ( –15 快的吞吐速率。在并行模式且V > 3.3 V时，如果在转换 TI DRIVE NUA –20 ±10V RANGE 0.1dB 3dB 期间读取，信噪比(SNR)将降低约1.5 dB。 TE –40 10,303 24,365Hz AT –25 +25 9619 23,389Hz ADC传递函数 +85 9326 22,607Hz –30 ±5V RANGE 0.1dB 3dB AD7607的输出编码方式为二进制补码。所设计的码转换在 –40 5225 16,162Hz –35 +25 5225 15,478Hz 连续LSB整数值的中间(即1/2 LSB、3/2 LSB)进行。LSB的大 +85 4932 14,990Hz –40 小为FSR/16,384。理想的传递特性如图35所示。 100 IN1kPUT FREQUENCY (1H0zk) 100k 08096-053 图33. 模拟抗混叠滤波器频率响应 ±10V CODE =VIN × 8182 ×REF 10V 2.5V VIN REF ±5V CODE = × 8192 × 5V 2.5V 011...111 18 011...110 16 E ±5V RANGE D +FS – (–FS) 14 O000...001 LSB = 12 DC C010101......010101 214 s) 10 ±10V RANGE A µ AY ( 8 110000......001001 EL 6 100...000 E D 4 –FS + 1/2LSB 0V – 1LSB +FS – 3/2LSB S ANALOG INPUT A 2 H P 0 +FS MIDSCALE –FS LSB –––246 AfSVACMCP,L VED =R I2V0E0 =kS 5PVS ±±51V0V R RAANNGGEE ++150V图V35. 00传VV递特性 ––51V0V 611.202µmVV 08096-035 TA = 25°C –810 I1NkPUT FREQUENCY (1H0zk) 100k 08096-052 LSB大小取决于所选的模拟输入范围。 图34. 模拟抗混叠滤波器相位响应 采样保持放大器 利用采样保持放大器，AD7607 ADC可以用14位分辨率精确采 集满量程幅度的输入正弦波。采样保持放大器在CONVST x 上升沿时对其各自输入进行同步采样。一个器件的所有8个 采样保持放大器以及不同器件的采样保持放大器的孔径时 间(即从外部CONVST x信号上升沿到采样保持器实际进入保 持模式的延迟时间)通过设计保证严格匹配。此匹配允许对 一个系统中的一个以上AD7607进行同步采样。 Rev. B | Page 20 of 32

AD7607 内部/外部基准电压源 内部基准电压模式 AD7607内置一个2.5 V片内带隙基准电压源。REFIN/REFOUT 配置为内部基准电压工作模式的一个AD7607器件，可以用 引脚既可使用该2.5 V基准电压，以在内部产生4.5 V片内基 来驱动配置为外部基准电压工作模式的其余AD7607器件(见 准电压，也允许施加一个2.5 V外部基准电压。所施加的2.5 V 图38)。配置为内部基准电压模式的AD7607应利用10 μF陶瓷 外部基准电压也会被内部缓冲的放大至4.5 V。此4.5 V缓冲 去耦电容对其REFIN/REFOUT引脚去耦。配置为外部基准 的基准电压是SAR ADC所用的基准电压。 电压模式的其它AD7607器件应各利用一个100 nF的去耦电 容对其REFIN/REFOUT引脚去耦。 REF SELECT引脚是一个逻辑输入引脚，允许用户选择内部 基准电压或外部基准电压。如果此引脚设为逻辑高电平， 则选择并使能内部基准电压模式。如果此引脚设为逻辑低 REFIN/REFOUT 电平，则内部基准电压禁用，必须将外部基准电压施加到 SAR REFIN/REFOUT引脚。内部基准电压缓冲始终使能。复位 BUF REFCAPB 之后，AD7607工作在REF SELECT引脚所选择的基准电压 10µF REFCAPB 模式。无论使用内部还是外部基准电压，都需要对REFIN/ 2.5V R电E容FO。UT引脚去耦。REFIN/REFOUT引脚需要10 μF陶瓷去耦 REF 08096-036 图36. 基准电压电路 AD7607内置一个基准电压缓冲，缓冲配置为将REF电压放 大至约4.5 V，如图36所示。REFCAPA和REFCAPB引脚必 须在外部短路连在一起，并通过一个10 μF陶瓷电容连接至 AD7607 AD7607 AD7607 REF SELECT REF SELECT REF SELECT REFGND，以确保基准电压缓冲工作在闭环中。REFIN/ REFIN/REFOUT REFIN/REFOUT REFIN/REFOUT REFOUT引脚提供的基准电压为2.5 V。 100nF 100nF 100nF 当AD7607配置为外部基准电压模式时，REFIN/REFOUT引 脚建为议高根输据入应阻用抗要引求脚采。取对下于列使配用置多。个AD7607器件的应用， ADR421 0.1µF 08096-038 图37. 驱动多个AD7607 REFIN引脚的单个外部基准电压源 外部基准电压模式 可以用一个外部基准电压源ADR421驱动所有AD7607器件 VDRIVE 的REFIN/REFOUT引脚(见图37)。此配置中，AD7607的每 AD7607 AD7607 AD7607 一个REFIN/REFOUT引脚都应该使用一个100 nF的去耦电容。 REF SELECT REF SELECT REF SELECT REFIN/REFOUT REFIN/REFOUT REFIN/REFOUT + 10µF 100nF 100nF 08096-037 图38. 驱动多个AD7607 REFIN引脚的内部基准电压源。 Rev. B | Page 21 of 32

AD7607 典型连接图 当STBY引脚为低电平时，RANGE引脚的状态决定选择何 图39显示了AD7607的典型连接图。器件有四个AVCC电源 种省电模式。表7显示了选择不同省电模式所需的配置。 引脚。这四个电源引脚应各使用一个100 nF去耦电容。在电 当AD7607处于待机模式时，最大功耗为8 mA，上电时间约 源侧使用一个10 μF电容去耦。AD7607既可在内部基准电压 为100 μs，因为REFCAPA和REFCAPB引脚上的电容必须充 下工作，也可在外部施加的基准电压下工作。在此配置中， 电。待机模式下，片内基准电压源和稳压器仍然上电，放 AD7607被配置为在内部基准电压下工作。当电路板上只 大器和ADC内核则关断。 有一个AD7607器件时，应利用一个10 µF电容对其REFIN/ 当AD7607处于关断模式时，最大功耗为6 μA，上电时间约 REFOUT引脚去耦。当应用中使用多个AD7607器件时，请 为13 ms(外部基准电压模式)。关断模式下，所有电路均关 参阅内部/外部基准电压部分。REFCAPA和REFCAPB引脚 断。当AD7607从关断模式上电时，经过所需的上电时间 短路连在一起，并通过一个10 µF陶瓷电容来去耦。 后，必须对AD7607施加RESET信号。 V 电源连接到为处理器供电的同一电源。V 电压控 DRIVE DRIVE 制输出逻辑信号的电压值。关于布局、去耦和接地提示， 表7. 省电模式选择 请参考布局指南部分。 省电模式 STBY RANGE 待机 0 1 省电模式 关断 0 0 AD7607提供两种省电模式：待机模式和关断模式。STBY 引脚控制AD7607是处在正常模式还是两种省电模式之一。 ANALOG SUPPLY DIGITAL SUPPLY VOLTAGE 5V1 VOLTAGE +2.3V TO +5V + 10µF 1µF 100nF 100nF REFIN/REFOUT REGCAP2 AVCC VDRIVE R/R/ REFCAPA SOTE PARALLEL SR 10µF+ RREEFFGCANPDB CONVST DAB, C0 OTNOV DSBT1 B5 INTERFACE PROCECONVEDSP OO VV11GND RCDS MICRMICR V2 AD7607 BUSY V2GND RESET V3 V3GND OS 2 OS 1 OVERSAMPLING EIGHT ANALOG VV44GND OS 0 INPUTS V1 TO V8 VV55GND REF SELECT VDRIVE V6 PAR/SER SEL V6GND V7 RANGE V7GND STBY VDRIVE V8 V8GND AGND 12DDDEEECCCOOOUUUPPPLLLIIINNNGGG SCSHHAOOPAWWCNNIT OOONNR TT CHHAEEN RA BEVECG CSC HPAAIPNR PAEIPNDP ABLPEIEPTSLW ITEEOSE NET OAAC VEHCAC AC PVHIC NRC E 3P7GI NCA AN(PPDI N PP II1NN, P(3PI8NI.N 3 376, ,P PININ 3 389, )P.IN 48). 08096-039 图39. 典型连接图 Rev. B | Page 22 of 32

AD7607 转换控制 通过脉冲独立激活两个CONVST引脚，并且只有在不使用 所有模拟输入通道同步采样 过采样时，才可实现这种采样方式。CONVST A用来启动对 AD7607可以对所有模拟输入通道进行同步采样。当两个 第一组通道的同步采样(V1至V4)；CONVST B用来启动对第 CONVST引脚(CONVST A和CONVST B)连在一起时，所有 二组模拟输入通道的同步采样(V5至V8)，如图40所示。 通道同步采样。使用一个CONVST信号便可控制两个 在CONVST A上升沿时，第一组通道的采样保持放大器进入 CONVST x输入。此公用CONVST信号的上升沿启动对所有 保持模式。在CONVST B上升沿时，第二组通道的采样保持 模拟输入通道的同步采样。 放大器进入保持模式。当两个CONVST x均已达到上升沿后， AD7607内置一个片内振荡器用于转换。所有ADC通道的 转换过程开始，因此在后一CONVST x信号的上升沿时，BUSY 转换时间为tCONV。BUSY信号告知用户正在进行转换， 变为高电平。在表3中，时间t 表示CONVST x采样点之间 5 因此当施加CONVST上升沿时，BUSY变为逻辑高电平，在 的最大容许时间。 整个转换过程结束时变为低电平。BUSY信号下降沿用来 使用两个独立的CONVST x信号时，数据读取过程不变。 使所有八个采样保持放大器返回跟踪模式。BUSY下降沿 还表示，现在可以从并行总线DB[15:0]、D A/D B串行 将所有不使用的模拟输入通道接AGND。不使用通道的结 OUT OUT 数据线路或并行字节总线(DB[7:0])读取新数据。 果仍会包括在所读取的数据中，因为始终会转换所有通道。 两组通道同步采样 AD7607还允许模拟输入通道分两组进行同步采样。这可以 用在电力线保护和测量系统中，以补偿电流和电压传感器 之间的相位差。在50 Hz系统，它可以提供最多9°的相位补 偿；在60 Hz系统中，它可以提供最多10°的相位补偿。 V1 TO V4 TRACK-AND-HOLD ENTER HOLD V5 TO V8 TRACK-AND-HOLD ENTER HOLD CONVST A t5 CONVST B AD7607 CONVERTS ON ALL 8 CHANNELS BUSY tCONV CS/RD DATA: DB[15:0] V1 V2 V3 V7 V8 FRSTDATA 08096-040 图40. 分两组通道进行同步采样，使用独立的CONVST A和CONVST B信号—并行接口模式 Rev. B | Page 23 of 32

AD7607 数字接口 AD7607提供三种接口选项：并行接口、高速串行接口和并 当系统/板上只有一个AD7607且它不共享并行总线时，可 行字节接口。所需接口模式可通过PAR/SER/BYTE SEL和 以仅用数字主机的一个控制信号来读取数据。CS和RD信 DB15/BYTE SEL引脚来选择。 号可以连在一起，如图5所示。这种情况下，数据总线在 CS/RD的下降沿时脱离三态。利用CS和RD合并信号，可以 表8. 接口模式选择 从AD7607输出数据，并由数字主机读取。这种情况下， PAR/SER/BYTE SEL DB15 接口模式 CS用来使能各数据通道的数据帧传输。 0 0 并行接口模式 并行字节接口(PAR/SER/BYTE SEL = 1，DB15 = 1) 1 0 串行接口模式 并行字节接口模式的工作原理与并行接口模式非常相似， 1 1 并行字节接口 模式 不过各通道转换结果是分两次8位传输读出。因此，读取 以下几节讨论接口模式的工作原理。 AD7607的所有八个转换结果需要16个RD脉冲，将AD7607 并行接口(PAR/SER/BYTE SEL = 0) 配置为并行字节接口模式时，PAR/SER/BYTE SEL和BYTE 可以用标准CS和RD信号通过并行数据总线从AD7607读取 SEL/DB15引脚应与逻辑高电平相连(见表8)。DB[7:0]用来 数据。通过并行总线读取数据时，需将PAR/SER/BYTE SEL 将数据传输至数字主机。DB0为数据传输的LSB，DB7为数 引脚和低电平相连。通过内部选通CS和RD输入信号，可 据传输的MSB。DB14充当HBEN引脚。当DB14/HBEN接逻 以将转换结果输出到数据总线。当CS和RD同时处于逻辑 辑高电平时，首先输出转换结果的高字节(MSB)，然后输 低电平时，数据线DB15至DB0不再呈高阻态。当CS和RD 出低字节(LSB)。当DB14/HBEN接逻辑低电平时，首先输 均处于低电平时，DB15和DB14用来输出转换结果的MSB 出转换结果的LSB字节，然后输出MSB字节。FRSTDATA引 (DB13)的符号扩展位。 脚保持高电平，直到从V1读出全部14位转换结果。若要始 终先读取MSB字节，HBEN引脚应设置并保持高电平。若 AD7607 INTERRUPT 要始终先读取LSB字节，HBEN引脚应设置并保持低电平。 BUSY 14 这种情况下，MSB字节的两个MSB位置为符号扩展位。 CS 13 DB[15R:0D] 1323:16 DHIGOITSATL 08096-041 串若要行通接过口串(P行AR接/S口E从R/ABDYT76E0 S7回EL读 = 数1)据，PAR/SER/BYTE 图41. 接口图—一个AD7607使用并行总线， SEL引脚必须连接高电平。CS和 SCLK信号用来传输 CS和RD短路连在一起 AD7607的数据。AD7607有两个串行数据输出引脚：D A CS输入信号的上升沿使总线进入三态，CS下降沿使总线脱 OUT 和D B。可通过单或双D 线路从AD7607回读数据。对 离高阻抗状态。CS是使能数据线的控制信号，利用该功能 OUT OUT 于AD7607，通道V1至V4的转换结果首先出现在D A上， 可以让多个AD7607共享同一并行数据总线。 OUT 通道V5至V8的转换结果则首先出现在D B上。 OUT CS信号可永久性地接低电平，而RD信号可用来获取转换 CS下降沿使数据输出线路D A和D B脱离三态，并逐个 结果，如图4所示。BUSY信号变为低电平后，可以读取新 OUT OUT 输出转换结果的MSB。SCLK上升沿将随后的所有数据位逐 数据(见图2)；或者，在BUSY为高电平时，可以读取前一 个送至串行数据输出D A和D B。可以使CS输入在整个 次转换的数据(见图3)。 OUT OUT 串行读取过程中保持低电平，也可以通过脉冲激活它，以 RD引脚用来从输出转换结果寄存器读取数据。对RD引脚 使能各通道的14个SCLK周期帧读取。 施加RD脉冲序列，可使各通道的转换结果按升序逐个输出 到并行输出总线DB[15:0]。BUSY变为低电平后的第一个 RD下降沿输出通道V1的转换结果，下一个RD下降沿则用 V2转换结果更新总线，依此类推。RD的第8个下降沿输出 通道V8的转换结果。当RD信号为逻辑低电平时，可将各 通道的数据转换结果传输到数字主机(DSP、FPGA)。 Rev. B | Page 24 of 32

AD7607 图42显示采用双D 线路在AD7607上读取8个同步转换结 后续13个数据位在SCLK的上升沿逐个输出。数据在SCLK OUT 果。这种情况下，使用56个SCLK传输来访问AD7607的数 下降沿有效。要获取各转换结果，必须提供14个时钟周期。 据，并且CS保持低电平，以使能全部56个SCLK周期帧。 FRSTDATA输出信号指示何时回读第一通道V1。当CS输入 也可以仅用一路D 线逐个输出数据；这种情况下，建议 OUT 为高电平时，FRSTDATA输出引脚处于三态。在串行模式 用D A访问所有转换数据，因为通道数据以升序输出。 OUT 下，CS下降沿使FRSTDATA脱离三态，并将FRSTDATA引 对于AD7607，通过一路D 线访问所有8个转换结果时， OUT 脚设为高电平，表示D A输出数据线可以提供V1的结 总共需要112个SCLK周期。可以通过一个CS信号使能这 OUT 果。在第14个SCLK下降沿之后，FRSTDATA输出恢复逻辑 112个SCLK周期帧，也可以通过CS信号独立使能各组的14 低电平。如果所有通道都在D B上读取，则当V1输出到 个SCLK周期帧。只用一路D 线的缺点是：如果在转换之 OUT OUT 串行数据输出引脚时，FRSTDATA输出不会变为高电平。 后进行读取，则吞吐速率会下降。串行模式下，不用的 只有当D A提供V1结果时(此时D B提供V5结果)，它才 D 线应保持不连接。如果D B用作一路D 线，通道 OUT OUT OUT OUT OUT 会变为高电平。 结果将以V5、V6、V7、V8、V1、V2、V3、V4的顺序输 出；不过，在D B上读取V5后，FRSTDATA指示就会恢 转换期间读取 OUT 复低电平。 当BUSY为高电平，转换正在进行时，也可以从AD7607读 取数据。这几乎不会影响转换器的性能，而且可以实现更 图6显示串行模式下从AD7607读取一个通道的数据(由CS信 快的吞吐速率。转换期间可以执行并行、并行字节或串行 号使能帧传输)的时序图。SCLK输入信号为串行读取操作 读取，可以使能或不使能过采样。图3显示并行或串行模 提供时钟源。CS变为低电平，以从AD7607访问数据。CS 式下BUSY为高电平时读取操作的时序图。使用串行接口 下降沿使总线脱离三态，并逐个输出14位转换结果的 且V 高于3.3 V时，转换期间执行读取可以实现最高吞吐 MSB。此MSB在CS下降沿后的第一个SCLK下降沿有效。 DRIVE 速率。 在BUSY下降沿时，输出数据寄存器会被新转换数据更 新，除此之外的任何时候都可以从AD7607读取数据，这种 情况下应满足表3所示的时间t要求。 6 CS 56 SCLK DOUTA V1 V2 V3 V4 DOUTB V5 V6 V7 V8 08096-042 图42. 采用两路D 线的串行接口 OUT Rev. B | Page 25 of 32

AD7607 数字滤波器 择不同过采样倍率的过采样位解码。OS引脚在BUSY的下 AD7607内置一个可选的一阶数字sinc滤波器，在使用较低 降沿锁存，从而设置下一个转换的过采样倍率(见图43)。 吞吐速率且需要数字滤波器的应用中，应使用该滤波器。 选择过采样模式时，其效果是在ADC之后增加数字滤波器 数字滤波器的过采样率由过采样引脚OS [2:0]控制(见表9)。 功能。不同的过采样倍率和CONVST x采样频率将产生不同 OS 2为MSB控制位，OS 0则为LSB控制位。表9列出了用来选 的数字滤波器频率曲线。 表9. 过采样位解码 最大吞吐速率、 OS[2:0] 过采样率 5 V范围、3 dB带宽(kHz) 10 V范围、3 dB带宽(kHz) CONVST频率(kHz) 000 无过采样 15 22 200 001 2 15 22 100 010 4 13.7 18.5 50 011 8 10.3 11.9 25 100 16 6 6 12.5 101 32 3 3 6.25 110 64 1.5 1.5 3.125 111 无效 CONVST A AND CONVST B OVERSAMPLE RATE LATCHED FOR CONVERSION N + 1 CONVERSION N CONVERSION N + 1 BUSY tOS_HOLD tOS_SETUP OS x 08096-043 图43. OS x引脚时序 Rev. B | Page 26 of 32

AD7607 图44至图49显示了不同过采样率下的数字滤波器频率曲线。 0 模拟抗混叠滤波器和过采样数字滤波器的组合有助于简化 –10 AD7607之前的滤波器设计。该数字滤波同时提供陡峭滚降 –20 的幅频响应与线性的相频响应。 B) –30 d N ( 0 O –40 TI A –10 NU –50 E T –20 AT –60 B) –30 –70 ATION (d –40 –80 ±OAT1AVS0 C =VBC 2YR =5 A1° VC6NDGREIVE = 5V ATTENU ––6500 –90100 1k F1R0EkQUENCY 1 0(H0zk) 1M 10M 08096-014 图47. 16倍过采样的数字滤波器响应 –70 AVCC = VDRIVE = 5V –80 TA = 25°C ±10V RANGE OS BY 2 0 –90 100 1k F1R0EkQUENCY1 (0H0zk) 1M 10M 08096-011 –10 图44. 2倍过采样的数字滤波器响应 –20 dB) –30 N ( 0 O –40 TI A –10 NU –50 E T –20 AT –60 B) –30 –70 ON (d –40 –80 ATAV C=C 2 =5° VCDRIVE = 5V TI ±10V RANGE A OS BY 32 ATTENU ––6500 –90100 1k F1R0EkQUENCY1 (0H0zk) 1M 10M 08096-015 图48. 32倍过采样的数字滤波器响应 –70 AVCC = VDRIVE = 5V –80 TA = 25°C ±10V RANGE OS BY 4 0 –90 100 1k F1R0EkQUENCY 1 0(H0zk) 1M 10M 08096-012 –10 图45. 4倍过采样的数字滤波器响应 –20 dB) –30 N ( 0 O –40 TI A –10 NU –50 E T –20 AT –60 B) –30 –70 ON (d –40 –80 ATAV C=C 2 =5° VCDRIVE = 5V TI ±10V RANGE A OS BY 64 ATTENU ––6500 –90100 1k F1R0EkQUENCY1 (0H0zk) 1M 10M 08096-016 图49. 64倍过采样的数字滤波器响应 –70 AVCC = VDRIVE = 5V –80 TA = 25°C ±10V RANGE OS BY 8 –90 100 1k F1R0EkQUENCY 1 0(H0zk) 1M 10M 08096-013 图46. 8倍过采样的数字滤波器响应 Rev. B | Page 27 of 32

AD7607 2000 图51显示转换时间随着过采样率的提高而延长。当开启过 AVCC = 5V 1800 VDRIVE = 5V 采样时，为实现最快吞吐速率，可以在BUSY高电平期间 TA = 25°C 1600 10V RANGE 执行读取操作。BUSY下降沿用于以新转换数据更新输出 S OS64 E C1400 数据寄存器，因此转换数据的读取不应发生在此边沿上。 N A UR1200 C C O1000 OF tCYCLE R 800 E UMB 600 CONVSATN DA tCONV N CONVST B 39µs 400 19µs 200 4µs 0 –2 图50. –614倍过采C样O0D的E码字直方1图 2 08096-130 BUSY OS = 0 OSt 4= 4 OSt 4= 8 t4 例如，如果设置OS[2:0]引脚以选择8倍的过采样率，则下一 CS CONVST x上升沿将采集各通道的第一个样本。所有通道的 其余七个样本利用内部产生的采样信号采集。随着过采样 RD 率OS提[2高:0]，引3脚 d应B带根宽据降应低用，的容滤许波的要采求样进频行率配也置降。低(见表9)。 DBD[A15T:A0]: 08096-044 图51. 无过采样、4倍过采样和8倍过采样，转换之后读取 开启过采样时，CONVST A和CONVST B引脚必须连在一起 驱动，转换过程中BUSY保持高电平的时间会延长。BUSY 保持高电平的实际时间取决于所选的过采样率；过采样率 越高，则BUSY保持高电平的时间或总转换时间越长(见表3)。 Rev. B | Page 28 of 32

AD7607 布局布线指南 安装AD7607所用的印刷电路板应采用模拟部分与数字部分 图52显示了AD7607电路板顶层的建议去耦布局。图53显示 分离设计，并限制在电路板的不同区域内。 了底层去耦配置，它用于4个AV 引脚和V 引脚的去耦。 CC DRIVE 至少应使用一个接地层。数字和模拟部分可以共用或分割 使用接地层。在使用分割的地层时，数字地和模拟地应单 点连接。单点接地点最好尽可能靠近AD7607。 如果AD7607所在系统中有多个器件要求模拟地至数字地连 接，则只能在一个点上进行连接。星形接地点应尽可能靠 近AD7607。确保每个接地引脚与地层的良好连接。避免多 个接地引脚共用一个到地层的连接的情况。每个接地引脚 应使用单个过孔或多个过孔连接到电源层。 应避免在器件下方布设数字线路，否则会将噪声耦合至 芯片。应允许模拟接地层布设在AD7607下方，以避免噪 声耦合。如CONVST A、CONVST B或时钟等快速切换信号 要使用数字地加以屏蔽，以免将噪声辐射到电路板的其他 部分，而且快速切换信号绝不能靠近模拟信号路径。避免 08096-048 数字信号与模拟信号交叠。电路板上邻近层的走线应彼此 图52. REFIN/REFOUT、REFCAPA、 REFCAPB和REGCAP引脚的顶层去耦 垂直，以减小电路板的馈通效应。 AV 和V 引脚的电源线路应采用尽可能宽的走线，以 CC DRIVE 提供低阻抗路径，并减小电源线路上的毛刺噪声效应。可 能的话，应使用电源层，并在AD7607电源引脚与电路板的 电源走线之间建立良好连接。各电源引脚应使用单个过孔 或多个过孔。 良好的去耦也很重要，以便降低AD7607的电源阻抗，并减 少电源尖峰幅度。去耦电容应靠近(理想情况是紧靠)这些 引脚及其对应接地引脚放置。REFIN/REFOUT引脚和 REFCAPA、REFCAPB引脚的去耦电容应尽可能靠近相应 的AD7607引脚。可能的话，应将这些电容放在电路板上与 AD7607器件相同的一侧。 08096-049 图53. 底层去耦 Rev. B | Page 29 of 32

AD7607 在内置多个AD7607器件的系统中，为确保器件之间的性能 AAVVCCCC 匹配良好，这些器件必须采用对称布局。 图54显示采用两个AD7607器件的布局。AV 电压平面沿 CC 两个器件的右侧布设，V 电源走线沿两个AD7607器件 DRIVE 的左侧布设。基准电压芯片位于两个器件之间，基准电压 UU22 走线向北布设到U1的引脚42，向南布设到U2的引脚42。使 用不可分割的、连续的接地层。这些对称布局原则同样适 用于含有两个以上AD7607器件的系统。AD7607器件可以 沿南北方向放置，基准电压位于器件的中间，基准电压走 线则沿南北方向布设，类似于图54。 UU11 08096-050 图54. 多个AD7607器件的布局—顶层和电源层 Rev. B | Page 30 of 32

AD7607 外形尺寸 12.20 0.75 12.00 SQ 0.60 1.60 11.80 0.45 MAX 64 49 1 48 PIN 1 10.20 TOP VIEW 10.00 SQ (PINS DOWN) 9.80 1.45 0.20 1.40 0.09 1.35 7° 3.5° 0.15 0° 16 33 0.05 SPELAANTIENG 0.08 17 32 COPLANARITY VIEW A 0.27 0.50 BSC 0.22 VIEW A LEAD PITCH 0.17 ROTATED 90° CCW COMPLIANTTO JEDEC STANDARDS MS-026-BCD 051706-A 图55. 64引脚薄型四方扁平封装[LQFP] (ST-64-2) 尺寸单位：mm 订购指南 型号1 温度范围 封装描述 封装选项 AD7607BSTZ −40°C至+85°C 64引脚薄型四方扁平封装[LQFP] ST-64-2 AD7607BSTZ-RL −40°C至+85°C 64引脚薄型四方扁平封装[LQFP] ST-64-2 EVAL-AD7607EDZ −40°C至+85°C 评估板 CED1Z 转换器评估开发板 1 Z = 符合RoHS标准的器件。 Rev. B | Page 31 of 32

AD7607 注释 ©2010-2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D08096sc-0-1/12(B) Rev. B | Page 32 of 32